KR920014147A

KR920014147A - 팩시밀리 메일(Mail)시스템에 있어서 다중 음성 및 문서 써비스 회로

Info

Publication number: KR920014147A
Application number: KR1019900021512A
Authority: KR
Inventors: 태성식
Original assignee: 정용문; 삼성전자 주식회사
Priority date: 1990-12-22
Filing date: 1990-12-22
Publication date: 1992-07-30

Abstract

내용 없음

Description

팩시밀리 메일(Mail)시스템에 있어서 다중 음성 및 문서 써비스 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명에 따른 블럭도, 제4도는 본 발명에 따른 1채널 구성 예시도, 제5도는 본 발명에 따른 제3도의 코덱제어부의 구체회로도.

Claims

팩시밀리 메일 시스템의 다중음성 및 문서 써비스 회로에 있어서, 멀티 채널로 구성되어 입출력 되는 문서 데이타를 변복조하는 모뎀부(307)와, 상기 모뎀부(307)의 각 채널별로 사용자의 운용에 따른 사용방법을 음성안내하는 코덱제어부(306)와, 사이 모뎀부(307)및 코덱 제어부(306)와 연결되어 타임슬롯 채널별 요구 제어신호를 발생하는 리퀘스트 회로(305)와, 팩시 문서 데이타를 저장하는 메모리(304)와, 상기 리퀘스트 회로(305)의 출력을 인터럽트 요구 신호로 하여 제어하는 인터럽트 제어부(303)와, 멀티 채널로 구성되어 있으며 상기 인터럽트 제어부(303)의 출력신호를 받은후 인식신호를 상기 인터럽트 제어부(303)의 출력신호를 받은 후 인식신호를 상기 인터럽트 제어부(303)로 주고 모뎀(307)의 입출력 데이타를 상기 메모리(304)로 부터 직접 억세스하는ADMA(302)와, 상기 ADMA(302)로 부터 홀드(Hold)신호를 받은 후 홀드 인식신호(HOLDACK)를 상기 ADMA(302)로 준 후 상기 메모리(304)의 억세스 제어권을 상기 ADMA(302)에 넘겨주고 상기 각부를 제어하는 CPU(301)로 구성됨을 특징으로 하는 팩시밀리 메일 시스템에 있어서 다중 음성 및 문서 써비스 회로.
제1항에 있어서, 1채널 구성이 모뎀부(307)가 낸드게이트(NA1)의 입력단에 연결되고 CODEC제어부(306)가 오아게이트(OR1)의 입력단에 연결되며, CPU(301)에서 제공되는 타임슬롯 인에이블단(TSE)이 상기 오아게이트(OR1)의 입력단에 연결되며, 상기 오아게이트(OR1)의 출력단이 낸드게이트(NA1)의 입력단에 연결되고, 상기 낸드게이트(NA1)의 출력단이 상기 인터럽트 제어부(303)의 인터럽트 요구단(IR0)에 연결되며, 상기 인터럽트 제어부(303)의 신호 발생단(INT)과 인식단(INTA)을 ADMA(302)의 DRQ와 DACK단에 연결되어 구성됨을 특징으로 하는 회로.
제1항에 있어서, 코덱제어부(306)가 선택된 채널별로 음성 디지탈 데이타를 아나로그 신호로 변환하여 출력하는 코덱(DODEC1-CODEC4)과, CPU(301)로 부터 제공되는 단자(509,510)의 카운팅 제어 및 리세트 제어신호에 의해 클럭발생기(CG)의 2.048MHZ의 클럭을 카운트하여 2분주 단위로 1.024MHZ, 512MHZ, 256KHZ, 128KHZ, 64KHZ, 32KHZ, 16KHZ, 8KHZ 신호를 발생하는 제1,2 카운터(CNT1 CNT2)와, 상기 제1,2 카운터(CNT1 CNT2)의 출력을 프로그램어블 어레이로직(Programmble Arrey Logic)에 따라 디코딩하여 상기 제1-4코덱(CODEC1-CODEC4)의 송수신 프레임 동기신호(FSR, FSX)를 발생하고 단자(504-507)를 통해 상기 CPU(301)로 타임슬롯 인에이블 신호를 제공하는 제1파로히로(PAL1)와, 상기 제1,2 카운터(CNT1, CNT2)의 출력을 프로그램어블 어레이로직에 따라 디코딩하여 상기 제1-4코덱(CODEC1-CODEC4)로 음성 메세지 데이타 입력에 따른 쉬프트/로딩신호(SH/LD)및 금지신호(INH)제어신호를 발생하는 제2팔회로(PAL2)와, 단자 (508,511-513)를 통해 CPU(301)로 부터 제공되는 신호에 의해 버스(503)를 통해 입력되는 각 채널 디지탈 음성메세지 데이타를 래치하며 상기 제2팔회로(PAL2)의 출력 로딩신호(LD)에 출력하는 제1-4래치회로 (LAT1-LAT4)와, 상기 단자(510)를 통해 입력되는 CPU(301)의 리세트 신호에 의해 클리어되고 클럭발생기(CG)의 2,48MHZ의 클럭과 상기 제2팔회로(PAL2)에서 출력신호로 부터 발생되는 각 채널별 금지신호(IBH1-IBH4)및 로딩신호에 따라 상기 제1-4래치회로(LAT1-LAT4)의 각 채널 출력 병렬 대이타를 쉬프트한 후 직렬로 출력하여 상기 제1-제4코덱(CODEC1-CODEC4)에 입력하는 제1-4쉬프트 레지스터(SR1-SR4)로 구성됨을 특징으로 하는 팩시밀리 시스템에 있어서 다중 음성 및 문서 써비스 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.