Claims (4)
반도체 기판(21) 상에 형성한 p형 웰(22) 및 n형 웰(23) 내에 n-형 영역(24) 및 p-형 영역(25)을 각기 형성하고, 게이트 폴리(26)(27)를 형성한 후 p형 웰(22) 및 n형 웰(23) 내에는 소스영역(28)(29), 콜렉터 영역(30)(31) 및 버크 파워영역(32)(33)을 각기 형성하고, n-형 영역(24) 및 p-형 영역(25) 내에는 드레인 영역, 베이스 영역 및 에미터 영역(36)(37)을 형성 함을 특징으로 하는 바이시모스 소자의 제조방법.The n − type region 24 and the p − type region 25 are respectively formed in the p type well 22 and the n type well 23 formed on the semiconductor substrate 21, and the gate poly 26 and 27 are formed. ), Source regions 28 and 29, collector regions 30 and 31, and buck power regions 32 and 33 are formed in the p-type wells 22 and n-type wells 23, respectively. And a drain region, a base region and an emitter region (36) (37) in the n − type region (24) and the p − type region (25).
제1항에 있어서, n-형 영역(24) 및 p-형 영역(25)을, 시모스 전계효과 트랜지스터의 라이트리 도우프트 드레인 영역과 바이폴라 트랜지스터의 활성 베이스 영역으로 사용하는 것을 특징으로 하는 바이시모스 소자의 제조방법.The bismos according to claim 1, wherein the n − type region 24 and the p − type region 25 are used as the lightly doped drain region of the CMOS field effect transistor and the active base region of the bipolar transistor. Method of manufacturing the device.
제1항에 있어서, n-형 영역(24) 및 p-형 영역(25)에 시모스 전계효과 트랜지스터의 드레인 영역과 바이폴라 트랜지스터의 베이스 영역을 일체로 형성함을 특징으로 하는 바이시모스 소자의 제조방법.The method of manufacturing a bismos device according to claim 1, wherein the drain region of the CMOS field effect transistor and the base region of the bipolar transistor are integrally formed in the n − type region 24 and the p − type region 25. .
제1항에 있어서, p형 웰(22)내에는 PNP형 바이폴라 트랜지스터를 형성하고 n형 웰(23) 내에는 PNP형 바이폴라 트랜지스터를 형성함을 특징으로 하는 바이시모스 소자의 제조방법.2. A method according to claim 1, wherein a PNP type bipolar transistor is formed in the p type well (22) and a PNP type bipolar transistor is formed in the n type well (23).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.