KR920010323B1

KR920010323B1 - Digital phase locked loop system of hdtv

Info

Publication number: KR920010323B1
Application number: KR1019880011048A
Authority: KR
Inventors: 이기석
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-08-30
Filing date: 1988-08-30
Publication date: 1992-11-26
Also published as: KR900004206A

Abstract

The system provides not only the high definition of image and exact synchronization timing but also the steady operation regardless of the change of environmental conditions and device characteristics by using the digital phase locked loop (PLL) in high definition television (HDTV). The flip-flop delays the digitalized image information according to the phase difference between the inner control signal and the transmission signal. The oscillation frequency of the voltage control oscillator becomes higher with the increase of control voltage. This system is useful for detecting the exact image signal.

Description

High-definition TV's high-definition digital PLL system

제1도는 본 발명의 개략적인 기능블럭도.1 is a schematic functional block diagram of the present invention.

제2도는 본 발명의 상세도.2 is a detailed view of the present invention.

제3도는 고품위 TV의 전송신호레벨 표시도.3 is a transmission signal level display of a high quality TV.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

101, 215 : 버퍼증폭기 102, 103 : 비교기101, 215: buffer amplifier 102, 103: comparator

110 : 아날로그-디지탈 변환기 111~116, 220 : 플립플롭110: analog to digital converter 111 ~ 116, 220: flip flop

120, 121 : 가산기 125 : 디지탈-아날로그 변환기120, 121: adder 125: digital-to-analog converter

130, 131 : 승산기 140, 141 : 감산기130, 131: multiplier 140, 141: subtractor

150 : 전압제어발진기 160 : 디바이더150: voltage controlled oscillator 160: divider

210 : 래치회로210: latch circuit

본 발명은 고품위 TV의 신호형식에 따른 정확한 동기를 맞추고 디지탈 위상동기루프(PLL)를 사용하여 화상의 정밀도를 높이기 위한 것을 특히 화상의 고정세(高精細)화 및 디지탈 처리에 따른 정확한 동기타이밍을 제공해줄뿐 아니라 주위의 조건의 변화나 소자의 특성변화에 안정한 동작을 하도록 한 고품위 TV의 고정세 디지탈 PLL시스템에 관한 것이다.The present invention is to achieve accurate synchronization according to the signal format of high-definition TV and to improve image accuracy using digital phase-locked loop (PLL), in particular, accurate synchronization timing according to high definition and digital processing of the image. It also relates to a high-definition digital PLL system for high-definition televisions that provides reliable operation in response to changes in ambient conditions or device characteristics.

종래의 TV신호는 영상신호 레벨이외의 레벨을 사용하여 동기신호를 검출하였으므로 동기신호 검출이 용이하였으나 전송신호의 운동범위(Dynamic Range) 및 신호대 잡음비(C/N Ratio)의 측면에서 3데시멜(dB)정도의 손실을 초래하였으며, 또한, 정확한 시스템 내부제어신호의 발생을 위하여 동기신호에 의한 위상동기루프(Phase Locked Loop)회로를 사용하였으나 이는 아날로그 형식의 위상동기루프 위상동기 검출의 정밀도가 낮아 단위신간당 정보전송량이 많은 고품위 TV방식에는 에러발생으로 인하여 사용하기 어려운 문제점이 있었다. 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것인바, 레벨에 따라 입력된 동기신호의 샘플링(Sampling)을 수상기 자체 발생의 주파수에 맞는 클럭비율로 샘플링하여 내부제어신호의 위상이 전송신호위상에 뒤지게 되면 수평운동점(HD-Point)의 샘플값에 비하여 큰 값을 취하게 된다.In the conventional TV signal, the synchronization signal is detected using a level other than the video signal level, so it is easy to detect the synchronization signal. However, in the aspect of the dynamic range and the signal-to-noise ratio (C / N ratio) of the transmission signal, the 3 decimel dB), and also, the phase locked loop circuit by the synchronization signal is used to generate the internal system control signal. However, the accuracy of the phase synchronization loop detection in the analog type is low. High quality TV system, which has a large amount of information transmission per unit, has a problem that is difficult to use due to an error. The present invention has been made to solve the above problems, the sampling of the input synchronization signal according to the level (Sampling) sampling at a clock rate suitable for the frequency of the receiver itself, the phase of the internal control signal phase of the transmission signal If it falls behind, it takes a larger value than the sample value of the horizontal point of motion (HD-Point).

이와 같이 취해진 큰 값은 위상 오차성분이나 증폭성분으로 변환하여 내부 발진주파수를 높여 전송신호의 위상에 비하여 뒤진 내부제어신호의 위상을 앞서게 하여 정확히 일치시켜 주는 한편 이와 반대로 내부제어신호의 위상이 전송신호위상에 앞서게 되면 수평운동점의 샘플값에 비해 작은 값을 취하게 되며 이와 같이 취해진 작은값은 위상오차성분 또는 증폭성분으로 변환하여 내부 발진주파수를 낮추어 전송신호에 비해 앞선 내부 신호를 뒷서게 하여 정확히 일치시켜 수상기의 내부제어신호를 정확하게 발생하도록함과 아울러 샘플값 전송을 하는 고품위 TV방식에서 위상 및 주파수의 어긋남으로 인한 에러발생을 배제하기 위한 것으로 이하 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다. 제1도는 본 발명의 개략적인 기능블럭도이고 제2도는 이의 상세도로서, 입력되는 화상신호는 아날로그-디지탈 변환기의 변환스케일에 맞도록 버퍼증폭기(101)에서 증폭되어 아날로그-디지탈 변환기(110)에서 디지탈신호로 변환된다. 상기 디지탈화된 화상신호(10)는 래치회로(210)에서 일정시간 축적되어 다음 사용자까지 고정된 값을 가지며 버퍼(215)에 의하여 D플립플롭(115)의 입력에 인가된다.The large value thus taken is converted into a phase error component or an amplification component to increase the internal oscillation frequency so that the phase of the internal control signal is lower than the phase of the transmission signal so that the phase of the internal control signal is exactly matched. If it is ahead of the phase, it takes a smaller value than the sample value of the horizontal motion point, and this small value is converted into a phase error component or an amplification component to lower the internal oscillation frequency so that the internal signal ahead of the transmission signal is accurately In order to precisely generate the internal control signal of the receiver and to eliminate the error caused by the phase and frequency deviation in the high-definition TV system that transmits the sample value, the present invention will be described in detail below with reference to the accompanying drawings. Same as FIG. 1 is a schematic functional block diagram of the present invention, and FIG. 2 is a detailed view thereof, in which an input image signal is amplified by the buffer amplifier 101 to fit the conversion scale of the analog-digital converter. Is converted into a digital signal. The digitalized image signal 10 is accumulated in the latch circuit 210 for a predetermined time and has a fixed value until the next user, and is applied to the input of the D flip-flop 115 by the buffer 215.

상기 플립플롭(111)은 일정주파수마다 새로운 입력데이타를 받아들이고 이전의 데이타는 다음 플립플롭(112)으로 출력하여 플립플롭(113)을 거쳐 플립플롭(114)까지 데이타이동(Shift)을 시킨다. 상기 플립플롭(114)의 출력신호(12)는 가산기(120)에서 상기 디지탈 화상신호(10)와 함께 가산된 후 승산기(130)에서 중진값이 계산되어 감산기(140)에 인가된다.The flip-flop 111 accepts new input data at a predetermined frequency and outputs previous data to the next flip-flop 112 to move the data to the flip-flop 114 via the flip-flop 113. The output signal 12 of the flip-flop 114 is added by the adder 120 together with the digital image signal 10, and then a neutral value is calculated by the multiplier 130 and applied to the subtractor 140.

상기 감산기(140)에 입력된 승산기(130)의 출력 신호는 상기 플림 플롭(112)을 통한 신호(11)와 함께 감산된 후 승산기(131)에서 플립플롭(116)의 출력신호와 승산되어 플립플롭(115)을 거쳐 디지탈-아날로그 변환기(125)에서 아날로그 신호로 변환된다.The output signal of the multiplier 130 input to the subtractor 140 is subtracted together with the signal 11 through the flip flop 112 and then multiplied by the output signal of the flip-flop 116 in the multiplier 131 to flip. It is converted into an analog signal by the digital to analog converter 125 via the flop 115.

상기 아날로그 변환된 신호는 비교기(102)에서 비교된 후 전압제어 발진기(150)와 디바이더(160)를 통해 출력된다.The analog-converted signal is compared by the comparator 102 and then output through the voltage controlled oscillator 150 and the divider 160.

한편 위상동기(Phase Lock)동작을 하는 제3도와 같은 수평동기파형 수신시, 상기 플립플롭(111)에 상기 수평동기파형의 8번째 샘플값이 도달하는 순간에 래치회로(211)가 동작개시되어 입력되는 수평동기신호를 비교하거나 위상동기 동작을 시키게 되는데 이하 이의 동작을 설명한다.On the other hand, upon reception of the horizontal synchronization waveform as shown in FIG. 3 during the phase lock operation, the latch circuit 211 starts to operate when the eighth sample value of the horizontal synchronization waveform reaches the flip-flop 111. Compared to the input horizontal synchronization signal or phase synchronization operation will be described below.

첫째, 내부제어신호의 위상이 전송신호의 위상과 일치하게 되면 위상동기동작시(수평동기신호의 8번째 샘플값이 플립플롭(111)에 입력되는 순간) 상기 플립플롭(111)의 입력값은 192/256(C0H : H는 16진수)이 되며 플립플롭(113)의 입력값은 128/256(80H), 플립플롭(114)의 출력값은 64/256(40H)가 된다.First, when the phase of the internal control signal coincides with the phase of the transmission signal, the input value of the flip-flop 111 during phase synchronous operation (the moment when the eighth sample value of the horizontal synchronous signal is input to the flip-flop 111) 192/256 (C0H: H is a hexadecimal number), the input value of the flip-flop 113 is 128/256 (80H), and the output value of the flip-flop 114 is 64/256 (40H).

이에 따라 가산기(120)는 상기 두 입력값(192/256)(64/256)을 가산하여 그 출력값은 256/256(10H)이 되며 이 출력값은 승산기(130)에서 1/2과 승산되어 128/256(80H)이 된다. 상기 승산기(130)의 출력값은 감산기(140)에서 상기 플립플롭(113)의 입력값[(128/256(80H)]과 감산되어 128/256(80H)-1287/256(80H)의 결과 0FFH의 16진수값이 출력되며 이 출력값(0FFH)은 플립플롭(115)을 통한 디지탈-아날로그 변환기(125)에서 제로(“0”)의 아날로그 전압을 출력되며 이 출력신호는 비교기(102)(103)에서 비교한 후 이 비교값에 따라 전압제어발진기(150)의 주파수변화를 없도록 만든다. 상기 전압제어발진기(150)의 주파수 변화가 없으면 위상오차가 없는 상태를 표시하며 디바이더(160)를 통한 출력신호는 전송신호의 위상과 일치한 재생신호를 만들어낸다.Accordingly, the adder 120 adds the two input values 192/256 and 64/256, and its output value is 256/256 (10H), and this output value is multiplied by 1/2 in the multiplier 130 and then 128. / 256 (80H). The output value of the multiplier 130 is subtracted from the input value [(128/256 (80H)) of the flip-flop 113 in the subtractor 140, resulting in 128/256 (80H) -1287/256 (80H) 0FFH. A hexadecimal value of 0 is output, and this output value (0FFH) outputs an analog voltage of zero (“0”) from the digital-to-analog converter 125 through the flip-flop 115, and the output signal is a comparator 102 (103). After comparison, the frequency control of the voltage controlled oscillator 150 is not changed according to the comparison value, and if there is no frequency change of the voltage controlled oscillator 150, the phase error is displayed and the output through the divider 160 is performed. The signal produces a reproduction signal that matches the phase of the transmission signal.

즉, 위상동기 동작상태가 된다. 둘째, 내부제어신호의 위상이 전송신호의 위상보다 앞서게 되면 상기 플립플롭(111)의 입력값은 192/256(C0H)이 되며 상기 플립플롭(113)의 입력값은 128/256(80H)보다 작은값 [위상차 정도에 따라 126/256(7EH)]이 되며 상기 플립플롭(114)의 출력값은 64/256(40H)이 된다. 이에 따른 상기 가산기(120)는 상기 두 신호(192/256)(64/256)를 가산한 256/256(100H)값을 출력하며 이 출력신호는 상기 승산기(130)에서 1/2승산되어 128/256(80H)값을 출력되어 상기 감산기(140)에서 상기 플립플롭(113)의 입력값[126/256(7EH)]과 감산된 128/256(80H)-126/256(7EH)=02가 되어 위상오차값이 +2임을 나타낸다.That is, the phase synchronization operation state is entered. Second, when the phase of the internal control signal is ahead of the phase of the transmission signal, the input value of the flip-flop 111 is 192/256 (C0H) and the input value of the flip-flop 113 is greater than 128/256 (80H). A small value (126/256 (7EH) depending on the degree of phase difference) is obtained and the output value of the flip-flop 114 is 64/256 (40H). Accordingly, the adder 120 outputs a 256/256 (100H) value obtained by adding the two signals 192/256 and 64/256, and the output signal is multiplied by the multiplier 130 and multiplied by 128. / 256 (80H) value is output and the subtractor 140 subtracts the input value [126/256 (7EH)] of the flip-flop 113 from 128/256 (80H) -126/256 (7EH) = 02 To indicate that the phase error value is +2.

상기 감산기(140)의 출력값은 승산기(131)에서 인가되어 상기 오차에러값이 수평주사 기간마다 반전되는 제3도의 파형으로 인해 부호가 바뀌는 것을 방지하기 위하여 부호를 매 수평주사 기간마다 바꾸어 준다.The output value of the subtractor 140 is applied from the multiplier 131 so that the code is changed every horizontal scanning period to prevent the code from changing due to the waveform of FIG. 3 in which the error error value is inverted in each horizontal scanning period.

상기 부호가 고정된 오차값은 디지탈-아날로그변환기(125)에서 정(+)의 아날로그 전압으로 변환되어, 정 오차시 상기 비교기(102)(103)에서 비교된 후 이 비교값에 따라 전압제어 발진기(150)의 전압을 상기 오차값만큼 낮춰주며 이 낮춰진 전압에 의해 상기 전압제어발진기(150)에서 발진하는 주파수도 낮아지게 되므로 위상이 늦어지는 방향으로 위상보정이 되어 위상이 맞게 된다. 세째, 내부제어신호의 위상이 전송신호의 위상에 비하여 뒤지게 되면 상기 플립플롭(111)의 입력값은 192/256(C0H)이 되고 상기 플립플롭(113)의 입력값은 128/256(80H)보다 큰 값[위상오차 정도에 따라, 130/256(82H)]이 되며 상기 플립플롭(114)의 출력값은 64/256(40H)가 된다.The fixed error value is converted into a positive analog voltage in the digital-to-analog converter 125 and compared in the comparator 102 and 103 at a positive error, and then the voltage-controlled oscillator according to the comparison value. Since the voltage of 150 is lowered by the error value, and the frequency oscillated by the voltage controlled oscillator 150 is also lowered by the lowered voltage, the phase is corrected in a direction in which the phase is delayed so that the phase is corrected. Third, when the phase of the internal control signal is behind the phase of the transmission signal, the input value of the flip-flop 111 is 192/256 (C0H) and the input value of the flip-flop 113 is 128/256 (80H). ) Is greater than (depending on the degree of phase error, 130/256 (82H)) and the output value of the flip-flop 114 is 64/256 (40H).

이에 따른 상기 가산기(120)의 출력값은 상기 두 신호(192/256)(64/256)를 가산한 값 256/256(100H)이 되며 이 가산값은 승산기(130)에서 1/2과 승산되어 128/256(80H)이 된다.Accordingly, the output value of the adder 120 is 256/256 (100H) obtained by adding the two signals 192/256 and 64/256, and this adder is multiplied by 1/2 in the multiplier 130. 128/256 (80H).

상기 승산기(130)이 출력값은 감산기(140)에서 상기 플립플롭(113)의 입력값(130/256)과 감산된 128/256(80H)-130/256(82H)=0FDH(-2)가 되어 위상오차값이 -2임을 나타낸다. 상기 위상오차값은 플립플롭(115)을 통하여 디지탈-아날로그변환기(125)에서 부(-)의 아날로그전압으로 변환되어 비교기(102)(103)에서 비교된 후 이 비교값에 따라 상기 전압제어 발진기(150)의 컨트롤전압을 높여준다.The output value of the multiplier 130 is 128/256 (80H) -130/256 (82H) = 0FDH (-2) subtracted from the input value 130/256 of the flip-flop 113 in the subtractor 140. Indicating that the phase error value is -2. The phase error value is converted from the digital-to-analog converter 125 into a negative (-) analog voltage through a flip-flop 115 and compared in the comparators 102 and 103, and then the voltage controlled oscillator according to the comparison value. Increase the control voltage of 150.

상기 전압제어발진기(150)의 컨트롤전압이 높아짐에 따라서 상기 전압제어발진기(150)의 발진주파수는 높아지게 되므로 재생시 신호의 위상이 앞서는 방향으로 보정되어 재생측 신호위상과 전소측 신호위상이 일치하게 된다.As the control voltage of the voltage-controlled oscillator 150 increases, the oscillation frequency of the voltage-controlled oscillator 150 increases, so that the signal phase is corrected in the direction in which the signal phase advances during playback, so that the signal side of the reproduction side and the burnt-out signal phase coincide. do.

이상에서 설명한 바와 같이 본 발명은 전송되어 온 화상신호를 샘플링하여 디지탈화된 신호의 동기신호로 검출하며 이 검출된 동기신호에 의해 수상기의 내부제어신호를 정확하게 발생시키도록 함으로써 샘플값 전송을 하는 고품위 TV방식에서 위상 및 주파수의 어긋남이 없이 정확한 화상신호를 검출할 수 있는 장점이 있는 것이다.As described above, the present invention samples high-definition TV that samples the transmitted image signal and detects it as a synchronization signal of the digitalized signal, and transmits the sample value by accurately generating the internal control signal of the receiver by the detected synchronization signal. In this method, there is an advantage in that an accurate image signal can be detected without shifting phase and frequency.

Claims

A high-definition TV that transmits sample values, comprising: means for delaying digitalized image information to n-group flip-flops according to a phase difference between an internal control signal and a transmission signal, and storing the delayed m clock image data for the first clock portion. Means for adding a fifth clock and multiplying by 1/2 to obtain a half value; means for subtracting the half value and the third clock to take the difference as a phase difference value; A means of controlling a voltage controlled oscillator by generating a positive and negative comparison voltage and then performing a positive-negative comparison and analogization with a negative polarization, and generating a phase-corrected frequency by the control means and returning it to the flip-flop group and various converters. A high-definition digital PLL system for a high-definition TV, comprising: a furnace means to precisely generate a control signal inside the receiver.

2. The zero analog voltage output according to claim 1, wherein when the phase of the internal control signal coincides with the phase of the transmission signal, a value obtained by doubling the addition of the first clock and the fifth clock of the image signal is equal to the third clock to output zero analog voltage. The high-definition digital PLL system of the high-definition TV, characterized in that the frequency control of the voltage-controlled oscillator is not changed so that the internal control signal is in phase synchronous with the phase of the transmission signal.

2. The signal corrected error according to claim 1, wherein when the phase of the internal control signal precedes the phase of the transmission signal, a value obtained by multiplying the sum of the first clock and the fifth clock of the image signal by 1/2 is greater than the third clock. A high-definition digital PLL system of a high-definition TV, characterized in that the value is converted into a positive analog voltage, which lowers the oscillation frequency of the voltage controlled oscillator so that the phase is corrected in the late direction.

The error of claim 1, wherein a value obtained by multiplying an addition value of the first clock and the fifth clock of the image signal by 1/2 when the phase of the internal control signal falls behind the phase of the transmission signal is less than the third clock. The value is converted to a negative analog voltage, which raises the oscillation frequency of the voltage controlled oscillator so that the phase is corrected in a fast direction.