KR920009783B1

KR920009783B1 - Automatic switching apparatus in keyphone system

Info

Publication number: KR920009783B1
Application number: KR1019900007534A
Authority: KR
Inventors: 한철희
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1990-05-24
Filing date: 1990-05-24
Publication date: 1992-10-22
Also published as: KR910021094A

Abstract

The auto exchanging apparatus connects stationary line and inner line of keyphone system automatically without aids of an operator. The apparatus includes a serial to parallel converter (10) for converting serial input PCM audio data to parallel data, a memory unit (20) for storing the parallel PCM data on an exclusive address and for transmitting the stored data for incoming call of a stationary line subscriber, a parallel to serial converter (30) for transmitting the data transmitted from the memory through highway after converting to serial, a CODEC (48) for converting inner line DTMF signal transmitted from a transmitter to analog signal, a tone checker (52) for checking that the received DTMF signal is valid, and a fourth buffer (51) for transmitting the checked data and the DTMF receiver output to a CPU.

Description

Automatic switching device in key phone system

제1도는 종래의 키폰시스템의 블록도.1 is a block diagram of a conventional key phone system.

제2도는 본 발명에 따른 자동전환장치의 블록도.2 is a block diagram of an automatic switching device according to the present invention.

제3도는 본 발명에 따른 제2도의 구체도.3 is a specific view of FIG. 2 in accordance with the present invention.

제4도는 제3도 중 직/병렬변환부(10)의 타이밍도.4 is a timing diagram of the serial / parallel conversion unit 10 of FIG. 3.

제5도는 제3도 중 병/직렬변환부(30)의 타이밍도.5 is a timing diagram of the bottle / serial converter 30 in FIG.

제6도는 제3도 중 어드레스로직부(40)의 타이밍도.6 is a timing diagram of the address logic portion 40 in FIG.

제7도는 제3도 중 DTMF리시버부(50)의 타이밍도.7 is a timing diagram of the DTMF receiver unit 50 in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 직/병렬변환부 20 : 메모리부10: serial / parallel conversion unit 20: memory unit

30 : 병/직렬변환부 40 : 어드레스로직부30: bottle / serial conversion part 40: address logic part

50 : DTMF리시버부50: DTMF receiver part

본 발명은 키폰시스템에 관한 것으로 특히 인컴잉(Incoming)국선과 내선간의 통화 연결처리를 오퍼레이터(Operator)를 거치지 않고 자동적으로 수행할 수 있는 키폰시스템의 자동전환장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a key phone system, and more particularly, to an automatic switching device of a key phone system capable of automatically performing a call connection process between an incomingcoming line and an extension without an operator.

일반적으로 국선가입자가 키폰시스템을 통하여 내선가입자와 통화를 하고자 할시에는 반드시 오퍼레이터의 중계에 의해서 통화가 가능하였다.In general, when a CO subscriber wants to talk to an extension through a key phone system, the call can be made by an operator's relay.

제1도는 종래의 키폰시스템의 블럭 구성을 나타낸 것이며 여기서 T1을 국선가입자라 가정하고 S1－Sn을 내선가입자라 가정하여 상기 국선가입자(T1)와 상기 내선가입자(S1－Sn)간의 통화 연결과정을 설명하면, 상기 제1도에서 국선가입자(T1)의 입력 호(Call)가 트렁크회로(14)를 통하여 들어오면 제어부(12)에서는 이를 감지하고 중계대(30)로 호출 메시지를 출력하며 상기 중계대(30)의 내부 부저가 구동된다.FIG. 1 is a block diagram of a conventional key phone system. Here, a process of connecting a call between the CO subscriber T1 and the subscriber S1-Sn by assuming T1 as a trunk subscriber and S1-Sn as an extension subscriber is shown. Referring to FIG. 1, when the input call (Call) of the trunk line subscriber T1 enters through the trunk circuit 14, the control unit 12 detects this and outputs a call message to the relay station 30 and the relay. The internal buzzer of the stand 30 is driven.

이때 오퍼레이터가 상기 중계대(30)에 설치된 키패드의 “통화”버튼을 누르면 상기 제어부(12)에 의해 타임스위치(16)을 통하여 상기 인컴잉 국선가입자(T1)와 상기 중계대(30)간의 통화로가 형성되고 상기 인컴잉 국선가입자(T1)가 통과하고자 하는 내선번호는 오퍼레이터에게 말하면 오퍼레이터는 이를 수신하여 상기 중계대(30)에 설치된 키패드의 숫자키를 통하여 내선번호를 디지트한다.At this time, when the operator presses the "call" button of the keypad installed in the relay station 30, the call between the incoming trunk line subscriber T1 and the relay station 30 through the time switch 16 by the control unit 12 When the furnace is formed and the extension number to which the incoming trunk line subscriber T1 intends to pass is told to the operator, the operator receives the digit and digits the extension number through the numeric keys of the keypad installed in the relay station 30.

이때 상기 제어부(12)는 오퍼레이터가 디지트한 내선번호를 수신하는 한편 음악 발생기(19)를 제어하여 국선가입자(T1)에게 음악을 제공하며 가입자회로(13)의 포트를 분석하여 해당 내선가입자(예를 들어 S1)의 상태를 점검하고 상기 해당 내선가입자(S1)의 상태가 프리(free)상태이면, 상기 중계대(30)로 프리메시지(free message)를 출력하는 동시에 본 발생기(17)의 링 백톤(Ring Back Tone)을 공급한다.At this time, the controller 12 receives the extension number digitized by the operator, controls the music generator 19 to provide music to the CO subscriber T1, and analyzes the port of the subscriber circuit 13 to analyze the corresponding port subscriber (eg For example, if the status of S1 is checked and the corresponding subscriber S1 is in a free state, a ring of the generator 17 is output while a free message is output to the relay station 30. Supply Ring Back Tone.

그러므로 상기 중계대(30)의 오퍼레이터가 상기 링 백톤을 수신하여 키패드의 “연결”버튼을 누르면 상기 제어부(12)가 상기 타임 스위치(16)를 통해 링 발생기(15)의 출력을 해당 내선가입자(S1)로 전송한다.Therefore, when the operator of the repeater 30 receives the ring backtone and presses the “connect” button of the keypad, the controller 12 outputs the output of the ring generator 15 through the time switch 16 to the corresponding subscriber. S1).

이후 상기 해당 내선가입자(S1) 링 신호를 듣고 훅크오프(hook off)하면 상기 제어부(12)는 상기 타임스위치(16)를 제어하여 상기 국선가입자(T1)와 해당 내선가입자(S1)가 통화중 상태이면 상기 제어부(12)는 상기 중계대(30)로 비지 메시지(Busy Message)를 출력하는 동시에 상기 타임 스위치(16)를 제어하여 상기톤 발생기(17)의 비지톤을 공급하게 된다.Thereafter, when the corresponding subscriber (S1) ring signal is heard and hooked off, the controller 12 controls the time switch 16 so that the trunk line subscriber T1 and the corresponding subscriber S1 are in a call. In this state, the control unit 12 outputs a busy message to the relay station 30 and simultaneously controls the time switch 16 to supply the busy tone of the tone generator 17.

이때 상기 중계대(30) 오퍼레이터가 이를 듣고 키패드의 “제거”버튼을 누르면 상기 제어부(12)는 타임스위치(16)를 제어하여 상기 중계대(30)와 국선가입자(T1)간의 통화로를 재형성시킨다. 그러므로 상기와 같은 종래의 키폰시스템에서는 국선가입자가 호출할 내선가입자와 통화와 형성되려면 반드시 오퍼레이터를 거쳐야만 하는 문제점이 있었다.At this time, when the operator of the relay station 30 hears this and presses the “remove” button of the keypad, the controller 12 controls the time switch 16 to re-open the communication path between the relay station 30 and the trunk line subscriber T1. To form. Therefore, in the conventional key phone system as described above, there is a problem that the trunk line subscriber must go through an operator to form a call with an extension subscriber to call.

따라서 본 발명의 목적은 키폰시스템에 있어서 인컴잉 국선과 내선간의 통화를 오퍼레이터를 거치지 않고 자동적으로 연결할 수 있는 키폰시스템의 자동전환장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide an automatic switching device of a key phone system that can automatically connect a call between an incoming CO line and an extension without an operator in the key phone system.

이하 본 발명을 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제2도는 본 발명에 따른 키폰시스템의 자동전환장치 블록도로서 다수의 내선가입자 고유의 해당 정보를 데이터화 하기 위하여 하이웨이(High Way)수신단(R)에 직렬로 들어오는 PCM 음성데이터를 입력하여 병렬환시키는 직/병렬변환부(10)와, 상기 직/병렬변환부(10)의 변환된 음성데이터를 제2버퍼(12)를 통해 입력하여 메모리의 고유 어드레스에 기억저장시키고 국선가입자의 인컴잉시 상기 음성데이터를 출력하는 메모리부(20)와, 상기 메모리부(20)의 기억저장된 음성데이터를 입력하여 인컴잉 국선가입자에게 안내하기 위하여 다시 직렬로 변환시켜 제1버퍼(5)를 통해 하이웨이 전송단(X)으로 출력시키는 병/직렬변환부(30)와, 상기 메모리부(20)에 어드레스로직을 구현하기 위하여 어드레스 신호를 발생하는 어드레스로직부(40)와, 상기 인컴잉 국선가입자가 발생시키는 내선 DTMT(Dual Tone Multi Freguency)신호를 상기 하이웨이 수신단(R)을 통하여 입력하고 아날로그 신호로 변환하여 출력시키는 CODEC(48)과, 상기 DOCEC(48)의 변환된 DTMF신호를 입력하여 필터링하여 출력하는 DTMF리시버부(50)와, 상기 DTMF리시버부(50)의 출력을 입력하여 상기 DTMF신호가 유효한 데이터 인가를 판정하는 톤 체크부(52)와, 상기 톤 체크부(52)의 판정 데이터 및 상기 DTMF리시버부(50)DML 출력을 선택적으로 인가받아 상기 시스템 제어부의 데이터 단과 데이터를 이동시키기 위해 제4버퍼(51)와, 상기 시스템 제어부의 어드레스 시그날을 제3버퍼(31)를 통하여 입력하여 상기 DTMF리시버부(50)DML 데이터를 상기 제4버퍼(51)로 출력시켜주기 위한 로직을 구현하는 DTMF로직부(45)와, 상기 제1버퍼(5)를 통하여 상기 프레임 동기신호를 입력하고 상기 제3버퍼(31)를 통하여 상기 어드레스 시그날을 입력하여 시분할 할당하여 상기 CODEC(48)으로 출력하는 시분할 할당회로부(46)와, 상기 제어부의 어드레스 시그날 및 컨트롤 시그날을 상기 제3버퍼(31)를 통하여 입력하여 상기 메모리부(20)에 음성데이터를 기억저장 및 출력시키기 위한 로직을 구현하는 메모리 인에이블로직부(25)로 구성된다.2 is a block diagram of an automatic switching device of a key phone system according to the present invention for inputting and converting PCM voice data serially inputted to a high-way receiver R in order to make data corresponding to a plurality of subscribers unique. The serial / parallel conversion unit 10 and the converted voice data of the serial / parallel conversion unit 10 are input through the second buffer 12 to be stored and stored in a unique address of the memory. The memory unit 20 for outputting voice data and the voice data stored in the memory unit 20 are inputted in order to be converted back into serial to guide the incoming trunk line subscriber to the highway transmission terminal through the first buffer 5. A parallel / serial conversion section 30 for outputting to (X), an address logic section 40 for generating an address signal to implement address logic in the memory section 20, and the incoming trunk line subscriber Inputs and outputs the internal DTMT (Dual Tone Multi Freguency) signal through the highway receiver R, converts the analog signal into an analog signal, and outputs the converted DTMF signal of the DOCEC 48. DTMF receiver unit 50 to output, the tone check unit 52 for inputting the output of the DTMF receiver unit 50 to determine whether the DTMF signal is valid data, and the determination data of the tone check unit 52. And a fourth buffer 51 and an address signal of the system controller through the third buffer 31 to selectively receive the DTMF receiver 50 DML output to move the data stage and the data of the system controller. DTMF logic unit 45 for implementing logic for outputting the DTMF receiver unit 50 DML data to the fourth buffer 51 and the frame synchronization signal through the first buffer 5. And the third buffer 31 The time division allocating circuit unit 46 for inputting the time signal, time division allocation, and outputting the time signal to the CODEC 48, and the address signal and the control signal of the controller through the third buffer 31 to receive the memory unit ( 20 is a memory enable portion 25 that implements logic for storing, storing and outputting voice data.

제3도는 본 발명에 따른 상기 제2도의 구체도로서 상기 직/병렬변환부(10)는 상기 하이웨이 수신단(R)을 통하여 드어오는 PCM음성데이터 및 DTMF신호를 입력하여 출력하는 삼상태 버퍼(10a)와 상기 시스템 제어부의 클럭을 인가받아 반전시키는 인버터(10b)와, 상기 심상태 버퍼(10a)에서 직렬로 출력되는 PCM을 성데이터를 입력하여 출력단(Q1－Q7)을 통해 상기 제2버퍼(12)로 병렬 시프트 출력하는 직/병렬 시프트 레지스터(10c)로 구성되고, 상기 메모리부(20)는 상기 제2버퍼(12)의 병렬변환된 PCM음성데이터를 다시 직렬데이타로 변환시키기 위한 데이터단(D0－D7) 및 어드레스단(A0－A16)을 가진 스태틱 램(SRAM)으로 구성되고, 상기 병/직렬변환부(30)는 상기 메모리부(20)의 기억 저장된 PCM음성데이터를 다시 직렬데이터로 변환시키기 위한 입력단(I0－I7) 및 출력단(Q1)을 가진 병/직렬 시프트 레지스터(30a)와, 상기 제1버퍼(5)에서 프레임 동기신호 및 클럭신호를 입력하여 반전시키는 인버터(30g－30h)와, 상기 인버터(30g－30h)의 출력을 입력하여 카운팅(Counting)하여 상기 병/직렬 시프트 레지스터(30a)의 음성데이터를 출력시켜주기 위한 인에이블 신호를 공급하는 카운터(30c)와, 상기 카운터(30c)의 출력을 일측 입력단으로 입력하고 상기 시분할 할당회로부(46)의 출력을 타측 입력단으로 입력하여 낸드출력하는 낸드게이크(30b)와, 상기낸드게이트(30b)의 타측 입력단의 신호를 반전시켜 상기 병/직렬 시프트 레지스터(30a)의 인에이블 소자(EN2)로 출력하는 인버터(30d)와, 상기 인버터(30d)의 출력을 일측입력하고 상기 메모리 인에이블로직부(25)의 신호를 타측입력하여 오아출력하는 오아게이트(30e)와, 상기 오아게이트(30e)의 로직에 따라 상기 병/직렬 시프트 레지스터(30a)의 출력단(Q1)의 출력을 입력하여 상기 제1버퍼(5)를 통하여 하이웨이 전송단(X)로 출력시키는 삼상태 버퍼(30f)로 구성되고, 상기 어드레스로직부(40)는 상기 제1버퍼(5)를 통해 프레임 동기신호를 입력하고 상기 메모리부(20)에서 음성데이터를 기억 저장시키거나 출력시킬 때 고유 어드레스 시그날을 발생시켜주는 제1동기 카운터－제5동기 카운터(40a－40e)로 구성하고, 상기 CODEC(48)은 입력단(11)으로 DTMF신호를 입력하고 아날로그 신호로 변환하여 출력하는 출력단(Q1)을가진 제1CODEC－제4CODEC(48a－48d)과, 상기 CODE(48a－48d)의 출력단(Q1)에 시그날의 레벨을 콘트롤해주기 위한 콘데서(C1) 및 저항(R1)과 상기 출력단(Q1)의 시그날을 소정의 값으로 증폭시켜 주기 위한 저항(R5)으로 구성하고, 상기 DTMF리시버(50)는 상기 CODEC(48)의 아날로그 신호를 입력하고 필터링 후 출력단(Q1－Q4)으로 래치 출력하는 제1DTMF리시버－제4DTMF리시버(50h－50k)와, 상기 DTMF리시버(50h－50k)의 출력 인에이블단자(TOE)의 로직에 따라 선택적으로 게이팅하는 삼상태 버퍼(50a－50d) 및 D플립플롭(50g)으로 구성되고, 상기 톤 체크부(52)는 상기 DTMF리시버부(50)의 출력단(STD)의 출력을 인가받아 유효톤을 판정하여 상기 DTMF리시버부(50)의 삼상태 버퍼(50a－50d)로 상기 판정데이터를 출력하는 JK 플립플롭－제4JK 플립플롭(52a－52d)로 구성되고, 상기 제4버퍼(51)는 상기 톤체크부(52)의 판정데이터 및 상기 DTMF수신부(50)의 출력을 인가받아 상기 시스템 제어부 제어부와 데이터를 교환하기 위하 데이터 단(D0－D7)을 가진 트랜시버로 구성되고, 상기 DTMF로직부(45)는 제3버퍼(31)의 입력단(A0－A5)을 통하여 어드레스 시그날을 입력하여 상기 DTMF리시버부(50)로 출력하는 제1PAL 및 제2PAL(45a－45b)로 구성되고, 상기 시분할 할당회로부(46)는 상기 제1버퍼(5)를 통하여 프레임 동기신호(FSX)를 입력하고 상기 제3버퍼(31)를 통하여 어드레스 시그날(A0－A5)을 입력하여 상기 CODEC(48)으로 출력하는 시분할 할당기(46)로 구성되고, 상기 메모리 인에이블로직부(25)는 상기 제3버퍼(31)를 통하여 어드레스 시그날(A0－A5)을 입력하여 상기 메모리부(20)의 칩2셀렉터단(CS) 및 출력 인에이블단(

)으로 래치 출력하는 어드레스래치(25e)와, 상기 어드레스래치(25e)의 출력단(Q2)의 출력을 일측 입력하고 상기 시분할할당기(46)의 인에이블단(EN2)의 출력을 타측 입력하여 낸드출력하는 낸드게이트(25b)와, 상기 프레임 동기신호(FSX)를 입력하여 출력하는 D플립플롭(25a)과, 상기 D플립플롭(25a)의 출력을 일측입력하고 전원전압(VCC)를 타측입력하여 낸드출력하는 낸드게이트(25c)와, 상기 낸드게이트(25b－25c)의 낸드출력을 입력하여 발생 로직에 따라 상기 메모리부(20)의 메모리 라이트단

에 라이트신호를 인가하는 삼상태 버퍼(25d)로 구성된다.3 is a detailed diagram of FIG. 2 according to the present invention, wherein the serial / parallel conversion unit 10 inputs and outputs PCM voice data and DTMF signals coming through the highway receiver R; ) And an inverter 10b for receiving and inverting the clock of the system controller and PCM outputted serially from the core state buffer 10a, and inputting sex data to the second buffer 12 through the output terminals Q1 to Q7. And a parallel / parallel shift register 10c for parallel shift output to the memory unit 20. The memory unit 20 converts the PCM voice data of the second buffer 12 into serial data again. And a static RAM (SRAM) having an address stage (A0-A16), and the parallel / serial conversion section 30 converts the stored PCM audio data of the memory section 20 into serial data again. Input stage I0-I7 and output stage Q1 for conversion Inputs the output of the inverter 30g-30h and the inverter 30g-30h for inputting and inverting the binary translation / serial shift register 30a, the frame synchronization signal and the clock signal from the first buffer 5, A counter 30c for counting and supplying an enable signal for outputting the voice data of the parallel / serial shift register 30a, and the output of the counter 30c are input to one input terminal, and the time division allocation is performed. Enable element of the parallel / serial shift register 30a by inverting the signal of the other input terminal of the NAND gate 30b for NAND output by inputting the output of the circuit section 46 to the other input terminal, and the NAND gate 30b. An inverter 30d for outputting to the EN2, an oar gate 30e for inputting the output of the inverter 30d on one side and inputting the signal of the memory enable unit 25 on the other side, and outputting the oar; To the logic of the gate 30e And a three-state buffer 30f for inputting the output of the output terminal Q1 of the parallel / serial shift register 30a and outputting the output to the highway transmission terminal X through the first buffer 5. The logic unit 40 inputs a frame synchronization signal through the first buffer 5 and generates a unique address signal when the memory unit 20 stores or stores voice data. The first codec to the fourth codec (48a-) having an output terminal (Q1) for inputting a DTMF signal to the input terminal (11), converting an analog signal, and outputting the fifth synchronization counter (40a to 40e). 48d and a capacitor C1 for controlling the level of the signal to the output terminals Q1 of the CODEs 48a to 48d, and for amplifying the signals of the resistor R1 and the output terminal Q1 to a predetermined value. And the DTMF receiver 50 includes a resistor R5. Logic of the first DTMF receiver-4DTMF receiver 50h-50k and the output enable terminal TOE of the DTMF receiver 50h-50k which input the analog signal and latch output to the output terminals Q1-Q4 after filtering. It consists of a three-state buffer (50a-50d) and D flip-flop (50g) selectively gating according to the, and the tone check unit 52 receives the output of the output terminal (STD) of the DTMF receiver unit 50 A JK flip-flop-fourth JK flip-flop 52a-52d which determines valid tones and outputs the determination data to the tri-state buffers 50a-50d of the DTMF receiver unit 50. 51 is composed of a transceiver having a data stage (D0-D7) for exchanging data with the system control unit by receiving the determination data of the tone check unit 52 and the output of the DTMF receiving unit 50, The DTMF logic unit 45 inputs the address signal through the input terminals A0-A5 of the third buffer 31. And the first PAL and the second PAL 45a to 45b output to the DTMF receiver 50, and the time division allocating circuit 46 inputs a frame synchronization signal FSX through the first buffer 5. And a time division allocator 46 which inputs the address signals A0 to A5 through the third buffer 31 and outputs the address signals A0 to A5 to the CODEC 48. The address signals A0 to A5 are inputted through the three buffers 31 and the chip selector stage CS and the output enable stage of the memory unit 20 (

1) inputs the address latch 25e for latching output and the output of the output terminal Q2 of the address latch 25e and inputs the output of the enable end EN2 of the time division allocator 46 to the other side. The NAND gate 25b to be outputted, the D flip-flop 25a for inputting and outputting the frame sync signal FSX, and the output of the D flip-flop 25a are inputted on one side, and the power supply voltage VCC is input to the other side. The NAND gate 25c for NAND output and the NAND outputs of the NAND gates 25b-25c are input to write the memory of the memory unit 20 in accordance with the generated logic.

It consists of a three-state buffer 25d for applying a write signal to the.

제4도는 제3도 중 직/병렬변환부(10)의 타이밍도로서, (4a)는 하이웨이 입력수신단(R)을 통하여 들어오는 직렬 PCM음성데이터의 파형이고, (4b)는 2.048MHZ의 파형이며, (4c)는 제2버퍼(12)의 인에이블단자(EN1)에 입력되는 파형이고, (4d)는 상기 직/병렬 시프트 레지스터(10c)의 출력단(Q0)의 파형이며, (4e)는 상기 (10c)의 출력단(Q1)의 파형이고, (4f)는 상기 (10c)의 출력단(Q2)의 파형이며, (4g)는 상기 (10C)의 출력단(Q3)의 파형이고, (4h)는 상기(10c)의 출력단(Q4)의 파형이며, (4i)는 상기(10c)의 출력단(Q5)의 파형이고, (4j)는 상기 (10c)의 출력단(Q6)의 파형이며, (4k)는 상기(10c)의 출력단(Q7)의 파형이고, (4l)는 메모리 라이트

의 파형이다.4 is a timing diagram of the serial / parallel conversion unit 10 of FIG. 3, where 4a is a waveform of serial PCM audio data coming through the highway input receiver R, and 4b is a waveform of 2.048 MHz. (4c) is a waveform input to the enable terminal EN1 of the second buffer 12, (4d) is a waveform of the output terminal Q0 of the serial / parallel shift register 10c, and (4e) The waveform of the output terminal Q1 of the said (10c), (4f) is the waveform of the output terminal Q2 of the said (10c), (4g) is the waveform of the output terminal Q3 of the said (10C), (4h) Is the waveform of the output terminal Q4 of the above (10c), (4i) is the waveform of the output terminal Q5 of the (10c), (4j) is the waveform of the output terminal Q6 of the (10c), (4k ) Is the waveform of the output terminal Q7 of the above (10c), (4l) is a memory write

Waveform.

제5도는 제3도 중 병/직렬변환부(30)의 타이밍도로서 (5a)는 프레임 동기신호(FSX)의 8KHZ의 파형이며, (5b)는

의 파형이고, (5c)는 인에이블(EN2)의 파형이며, (5d)는

의 파형이고, (5e)는 인에이블(EN3)의 파형이며, (5f)는 상기 병/직렬 시프트 레지스터(30a)의 입력단(I0)의 파형이고, (5g)는 상기(30a)의 입력단(I1)의 파형이며, (5h)는 상기(30a)의 입력단(I2)의 파형이고, (5i)는 상기(30a)의 입력단(I3)의 파형이고, (5j)는 상기(30a)의 입력단(I4)의 파형이고, (5k)는 상기(30a)의 입력단(I5)의 파형이고 (5l)는 상기(30a)의 입력단(I6)의 파형이고, (5m)는 상기(30a)의 입력단(I7)의 파형이고, (5n)는 상기(30a)의 입력단(Q1)의 파형이다.FIG. 5 is a timing diagram of the parallel / serial conversion unit 30 in FIG. 3, where 5a is a waveform of 8KHZ of the frame synchronization signal FSX, and 5b is

Is the waveform of enable EN2, and 5d is the waveform of

Is a waveform of enable EN3, 5f is a waveform of input terminal I0 of the parallel / serial shift register 30a, and 5g is an input terminal of 30a above. Is the waveform of I1), 5h is the waveform of the input terminal I2 of 30a, 5i is the waveform of the input terminal I3 of 30a, and 5j is the input terminal of 30a. (5k) is a waveform of input terminal I5 of 30a, 5l is a waveform of input terminal I6 of 30a, and 5m is an input terminal of 30a. It is a waveform of (I7), and (5n) is a waveform of the input terminal Q1 of said 30a.

제6도는 제3도 중 어드레스로직부(40)의 타이밍도로서 (6a)는 상기 어드레스로직부(40)의 클리어단

의 파형이고, (6b)는 상기(40)의 클럭단(CK)의 입력 파형이며, (6c)는 상기(40)의 출력단(A0)의 출력파형이고, (6d)－(6t)는 상기 어드레스로직부(40)의 출력단(A1－A16)의 출력파형이다.FIG. 6 is a timing diagram of the address logic section 40 in FIG.

(6b) is the input waveform of the clock terminal CK of the above 40, (6c) is the output waveform of the output terminal A0 of the above 40, and (6d)-(6t) This is the output waveform of the output terminals A1-A16 of the address logic section 40.

제7도는 제3도 중 DTMF리시버부(50)의 타이밍도로서 (7a)는 상기 DTMF리시버부(50)의 입력데이터이고, (7b)는 상기 DTMF리시버부(50)의 D플립플롭(50g)의 인에이블(EN)파형이며, (7c)는 상기 D플립플롭(50g)의 출력단(Q)의 파형이고, (7d)는 상기 DTMF리시버부(50)DML 출력단(Q1－Q4)의 데이터이며, (7e)는 상기 DTMF리시버부(50)의 아웃인에이블(TOE)의 파형이고, (7f)는 상기 D플립플롭(50g)의 클리어단(CLR)의 파형이다.7 is a timing diagram of the DTMF receiver unit 50 of FIG. 3, where 7a is input data of the DTMF receiver unit 50, and 7b is a D flip-flop 50g of the DTMF receiver unit 50. Is an enable (EN) waveform, 7c is a waveform of the output terminal Q of the D flip-flop 50g, and 7d is data of the DTMF receiver unit 50 and the DML output terminals Q1 to Q4. (7e) is the waveform of the out enable (TOE) of the DTMF receiver unit 50, (7f) is the waveform of the clear end (CLR) of the D flip-flop (50g).

이하 상술한 구성에 의거하여 제3도－제7도를 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 3 to 7 based on the above-described configuration.

먼저 전반적인 국선과 내선간의 통화연결처리 과정을 기술하면 키폰시스템의 내선에서 유우저(user)가 사용하는 폰의 종류에 따른 인터페이스회로는 SLC(Subsceiver Line Circuit) 및 MSLC(Message Subscriber Line Circuit) 또는 DLI(Digital Line Inteface) 등이 있으며 상기 인터페이스회로의 각각의 내선가입자들은 각기 고유의 내선정보를 본 발명의 자동 전환장치의 메모리부(20)에 기억저장하여 두고 국선에서 호(Call)가 들어오면 상기 키폰시스템의 제어부에서 트렁크회로와 상기 자동 전환장치간의 통화를 형성시키고 상기 메로리부(20)에 기억저장된 내선정보를 국선측에서 음성으로 안내한다.First, the overall call connection process between trunk lines and stations is described. The interface circuits according to the types of phones used by users in the extension of the keyphone system are SLC (Subsceiver Line Circuit) and MSLC (Message Subscriber Line Circuit) or DLI. (Digital Line Inteface) and each of the subscribers of the interface circuit stores the unique extension information in the memory unit 20 of the automatic switching device of the present invention and when the call comes from the trunk line The control unit of the key phone system forms a call between the trunk circuit and the automatic switching device, and guides the extension information stored in the memory unit 20 to voice from the trunk line.

상기 국선측 가입자는 이 안내 음성을 듣고 통화하고자 하는 내선의 해당 고유 번호를 디지트(digit)하면 DTMF시그날이 상기 자동 전환장치 내의 DTMF리시버부(50)로 입력하여 출력되고 상기 제어부는 이를 인지하여 해당 내선이 프리상태이면 링 신호를 보내어 해당 내선과 국선간의 통화로를 형성시키고 해당 내선이 비지(Busy)상태이면 비지톤(Busy tone)을 국선측에 공급하게 된다.When the CO line subscriber listens to this guidance voice and digits the corresponding unique number of the extension to be called, the DTMF signal is inputted to the DTMF receiver unit 50 in the automatic switching device and outputted. If the station is in a free state, a ring signal is sent to form a communication path between the station and the trunk line. If the station is busy, a busy tone is supplied to the trunk line.

우선 하이웨이 수단(R)에 입력되는 내선가입자의 정보를 실은 직렬음성 8비트의 PCM데이터가 제4도의 (4a)와 같다고 가정하면 삼상태 버퍼(10a)를 통하여 직/병렬 시프트 레지스터(10c)의 입력단(I)으로 입력하고 이때 상기 직/병렬 시프트 레지스터(10c)의 클럭단

에는 인버터(10b)를 거친 클럭(4b)이 인가되고 제2버퍼(12)의 인에이블단자

에는 (4c)의 반전된 신호가 기간 T1동안 유지하여 상기 시프트 레지스터(10c)의 출력단(Q0－Q7)의 출력은 제4도의 (4d－4k)와 같이 병렬 변환되어 시프트 출력되어 나타나고 이때 메모리 라이트

시그날이(4l)과 같이 발생하면 메모리부(20)의 데이터 단자(D0－D7)로 상기(4d－4k)의 출력이 제2버퍼(12)를 통하여 입력되어 상기 메모리부(20)의 고유어드레스에 기억저장된다.First, assuming that the serial voice 8-bit PCM data carrying the subscriber's information inputted to the highway means R is the same as that of Fig. 4A (4a) of the serial / parallel shift register 10c through the tri-state buffer 10a. Input to input terminal I and at this time clock terminal of serial / parallel shift register 10c

The clock 4b passing through the inverter 10b is applied to the enable terminal of the second buffer 12.

The inverted signal of (4c) is held for the period T1 so that the outputs of the output terminals Q0 to Q7 of the shift register 10c are converted in parallel and shifted out as shown in (4d-4k) in FIG.

When the signal is generated as 4l, the output of the above 4d-4k is inputted through the second buffer 12 to the data terminals D0-D7 of the memory unit 20 so as to be unique to the memory unit 20. It is stored in the address.

여기서 상기 메모리부(20)의 고유어드레스를 지정하여주기 위하여 어드레스 신호를 발생하는 어드레스로 직부(40)는 제1버퍼(5)를 통하여 프레임 동기신호 8KHZ를 제1동기 카운터(40a)의 클럭단(CK)로 입력하는데 이것은 제6도의 (6b)와 같이 되고 상기 제1동기 카운터(40a)의 카운터(40a)의 출력단(A0－A3)에는 (6c－6f)의 파형이 출력되고 제2동기 카운터(40b)의 출력단(A4－A7)에는 (6g－6f)의 파형이 출력되고 제3동기 카운터(40c)의 출력단(A8－A11)에는 (6l－6p)의 파형이 출력되고 제4동기 카운터(40d)의 출력단(A12－A15)에는 (6Q－6t)의 파형이 출력되어 상기 메모리부(20)의 어드레스단자(A0－A15)로 입력하여 상기 병렬변환된 음성데이터가 기억 저장될 고유어드레스를 지정하여 주게된다.In this case, the direct path 40 generates an address signal to designate the unique address of the memory unit 20. The direct unit 40 transmits the frame synchronization signal 8KHZ through the first buffer 5 to the clock stage of the first synchronization counter 40a. (CK), which is the same as (6b) in FIG. 6, and the waveform of (6c-6f) is output to the output terminal A0-A3 of the counter 40a of the first synchronous counter 40a, and the second synchronous The waveform of 6g-6f is output to the output terminal A4-A7 of the counter 40b, the waveform of 6l-6p is output to the output terminal A8-A11 of the third synchronizer counter 40c, and the fourth synchronizer is output. A waveform of 6Q-6t is outputted to the output terminals A12-A15 of the counter 40d, inputted to the address terminals A0-A15 of the memory unit 20, and uniquely stored in the parallel-converted voice data. The address is given.

여기서 상기 어드레스로직부(40)는 동기식 4비트 카운터를 사용하였으며 어드레스의 확장에 따라 제5동기 카운터(40e) 및 그밖의 카운터를 더 사용할 수도 있으며 상기 어드레스로직부(40)의 클리어단(CLR)이 “로우”상태로 클리어되면 어드레스를 다시 0번지부터 카운트를 하여준다.In this case, the address logic unit 40 uses a synchronous 4-bit counter, and may further use a fifth sync counter 40e and other counters according to the expansion of the address, and a clear stage (CLR) of the address logic unit 40. When this status is cleared to "low" status, address is counted from address 0 again.

상기와 같이 내선가입자의 해당 정보가 메모리부(20)의 스태틱램에 기억저장되어 있는 상태에서 국선에서 호(Call)가 발생하여 크렁크회로를 통해 들어오면 제어부의 제어에 의해 상기 메모리부(20)의 기억저장된 정보가 음성정보 출력단(X)으로 보내지는데 여기서 상기 제어부의 제어시그날이 제3버퍼(31)를 통하여 메모리 인에이블 로직부(25)의 어드레스 래치(25e)로 입력하여 출력단(Q1)으로 메모리 출력 인에이블

및 칩셀렉터

신호를 출력하고 상기 어드레스 래치(25e)의 출력단(Q2)에서 메모리 라이트

신호를 낸드게이트(25b－25c) 및 삼상태 버퍼(25d)를 통하여 출력하는데 이때 상기 메모리부(20)의 스태틱램에 기억저장된 병렬 음성데이터는 병/직렬 시프트 레지스터(30a)의 입력단(I0－I7)에 입력하게 되며 제5도에 나타낸 바와 같이 프레임 동기신호(5a) 및 클럭

(5b)가 상기 시프트 레지스터(30a)의 단자(A1－B1)에 들어오고 또한 인에이블신호(5c,5e)가 들어오면(5f－5m)의 입력파형은(5n)은 출력파형으로서 다시 직렬변환되어 상기 시프트 레지스터(30a)의 출력단(Q1)에서 삼상태버퍼(30f)를 지나 상기 제1버퍼(5)의 하이웨이 전송단(X)로 보내게 되며 즉 상기 메모리부(20)에서 병렬 8비트 데이터가 상기 병/직렬 시프트 레지스터(30a)의 입력단(I0－I7)으로 들어올때 카운터(30c)에서는 한 프레임 동안

의 클럭이 32채널 X8비트 X2만큼 입력되어 한 프레임의 32채널마다 펄스를 발생시켜서 낸드게이트(30b)를 통하여 상기시프트 레지스터(30a)의 인에이블단

로 입력하고 상기 시프트 레지스터(30a)는 상기

및 (EN2)의 신호가 “하이”상태일때 제5도의 입력데이터(f5－5m)을 하나씩 차례로 직렬변환하여 출력하게 되는 것이다. 이때 국선측의 인컴잉 가입자는 상술한 내선가입자의 해당 정보를 들은 후 통화하고자 하는 내선의 해당번호를 디지트 하게 되면 DTMF신호가 다시 상기 하이웨이 수신단(R)으로 입력하여 삼상태버퍼(10a)를 통하여 CODEC(48)의 입력단(I1)으로 들어온다.As described above, when a call occurs in a trunk line and enters through a crank circuit while the corresponding subscriber information is stored and stored in the static RAM of the memory unit 20, the memory unit 20 is controlled by the controller. ) Stored information is sent to the voice information output terminal (X), where the control signal of the controller is input to the address latch 25e of the memory enable logic section 25 through the third buffer 31 and output terminal Q1. Enabling Memory Output

And chip selectors

Outputs a signal and writes a memory at an output terminal Q2 of the address latch 25e

The signal is output through the NAND gates 25b-25c and the tri-state buffer 25d, wherein the parallel voice data stored in the static RAM of the memory unit 20 is input to the input terminal I0- of the parallel / serial shift register 30a. I7) and the frame synchronizing signal 5a and clock as shown in FIG.

When (5b) enters the terminals A1-B1 of the shift register 30a and the enable signals 5c, 5e come in, (5f-5m), the input waveform (5n) is in series as an output waveform. Is converted and sent from the output terminal Q1 of the shift register 30a to the highway transfer terminal X of the first buffer 5 through the tri-state buffer 30f, i.e., in parallel in the memory unit 20; When bit data enters the input terminal I0-I7 of the parallel / serial shift register 30a, the counter 30c performs one frame.

Clock is input by 32 channels X8 bits X2 to generate pulses every 32 channels of one frame, and enable the shift register 30a through the NAND gate 30b.

And the shift register 30a is

And when the signal of (EN2) is in the "high" state, the input data f5-5m of FIG. 5 are serially converted one by one and output. At this time, the incoming subscriber on the CO line receives the corresponding information of the extension subscriber mentioned above, and then digits the corresponding number of the extension to be called, and the DTMF signal is inputted to the highway receiver R again through the tri-state buffer 10a. It enters the input terminal I1 of the CODEC 48.

여기서 상기 직/병렬 시프트 레지스터(10c)는 클럭 및 인에이블 신호가 인가되지 않게 시스템의 제어부가 콘트롤 하고 있게 된다.In this case, the serial / parallel shift register 10c is controlled by a control unit of the system such that a clock and an enable signal are not applied.

상기 CODEC(48)에 인가된 DTMF신호는 아날로그 신호로 변환되어 출력단(Q1)을 지나 콘덴서(C1) 및 저항(R1)을 거쳐 DTMF리시버부(50)로 입력되며 여기서 콘덴서(C1) 및 저항(R1)는 DTMF시그날의 레벨을 소정의 값으로 콘트롤 해주기 위해서이고 저항(R5)는 증폭시키기 위하여 공통 접속한 접속저항이다.The DTMF signal applied to the CODEC 48 is converted into an analog signal and passed through the output terminal Q1 to the DTMF receiver unit 50 through the capacitor C1 and the resistor R1, where the capacitor C1 and the resistor ( R1) is a connection resistor commonly connected to control the level of the DTMF signal to a predetermined value, and the resistor R5 is amplified.

상기 DTMF리시버부(50)로 입력된 아날로그 신호는 필터링(Filtering) 및 래치출력 특성을 가지는 제1DTMF리시버－제4DTMF리시버(50h－50k)로 되어 있는데 이것은 동시에 4선의 가입자와 통화로가 형성될 수 있게 하기 위해서이며 그 이상으로 확장할 수도 있다.The analog signal input to the DTMF receiver unit 50 is a first DTMF receiver to a fourth DTMF receiver 50h-50k having filtering and latch output characteristics, which can simultaneously form a four-line subscriber and a call path. You can extend it beyond that.

DTMF리시버부(50) 및 톤 체크부(52)는 PAL(Programble Array Logic)으로 구성된 DTMF로직부(45)의 로직에 의해 상기 입력된 DTMF아날로그신호를 분석하여 해당 내선가입자의 고유 데이터를 출력하게 되는데 제7도에서와 같이(7a)의 입력이 DTMF리시버부(50)의 입력데이터일때 상기 DTMF리시버부(50)의 D플립플롭(50g)의 인에이블(EN)파형은 (7b)와 같이되고 상기 D플립플롭(50g)의 출력단(Q)의 파항연(7c)와 같이되고 상기 DTMF리시버부(50)의 출력단(Q1－Q4)의 데이터는 인에이블 파형(7e)에 의해(7d)와 같이 되어 출력되며 여기서(7f)는 상기 D플림플롭(50g)의 클리어(CLR)의 파형이다.The DTMF receiver unit 50 and the tone check unit 52 analyze the input DTMF analog signal by logic of the DTMF logic unit 45 composed of PAL (Programmable Array Logic) to output the unique data of the corresponding subscriber. As shown in FIG. 7, when the input of 7a is the input data of the DTMF receiver 50, the enable (EN) waveform of the D flip-flop 50g of the DTMF receiver 50 is as shown in (7b). And the data of the output terminals Q1-Q4 of the DTMF receiver unit 50 are the same as the wave edge 7c of the output terminal Q of the D flip-flop 50g (7d) by the enable waveform 7e. And 7f is the waveform of the clear (CLR) of the D flip-flop 50g.

상기 DTMF로직부(45)는 제3버퍼(31)의 입력단(A0－A5)을 통하여 어드레스 시그날을 입력하여 상기 DTMF리시버부(50) ALC 상기 톤 체크부(52)의 JK플립플롭(52a－52b)으로 시그날을 출력하는 기능을 가지는 #16L8을 사용하였으며 시분할 할당기(46)는 상기 제1버퍼(5)를 통하여 프레임 동기신호(FSX)를 입력하고 상기 제3버퍼(31)를 통하여 어드레스 시그날(A0－A5)를 입력하여 상기 CODEC(48)으로 출력하는 기능을 가지는 #3155를 사용하였다.The DTMF logic unit 45 inputs an address signal through the input terminals A0-A5 of the third buffer 31 to supply the JK flip flop 52a-of the DTMF receiver unit 50 ALC and the tone check unit 52. 52b) # 16L8 having a function of outputting a signal is used, and the time division allocator 46 inputs a frame synchronization signal FSX through the first buffer 5 and an address through the third buffer 31. # 3155 having a function of inputting signals A0-A5 and outputting them to the CODEC 48 was used.

상기 DTMF리시버부(50)의 출력단(Q1－Q4)의 출력은 삼상태버퍼(50a－50d)으로 로직에 따라 선택 출력되며 상기 콘 체크부(52)의 제1JK플립플롭－제4JK플립플롭(52a－52d)의 출력단(Q0)이 “하이”로 출력될 때 출력데이터(Q0－Q4)가 제4버퍼(51)로 입력되며 즉 상기 국선측의 가입자가 DTMF신호가 데이터화하게 되는 것이다.The outputs of the output terminals Q1-Q4 of the DTMF receiver unit 50 are three-state buffers 50a-50d and selectively output according to logic, and the first JK flip-flop-fourth JK flip-flop ( When the output terminal Q0 of 52a-52d is output "high", output data Q0-Q4 is input to the 4th buffer 51, ie, the DTMF signal is made into data by the subscriber of the trunk line side.

여기서 상기 톤 체크부(52)는 소정의 시간내에 국선측 가입자가, 디지트한 DTMF신호만을 유효로 하기 때문에 상기 DTMF신호를 체킹하는 기능을 담당하게 된다. 따라서 상기 제4버퍼(51)에 입력된 DTMF데이터는 출력단(D0－D7)으로 출력되면 상기 시스템의 제어부는 이를 인지하여 해당 내선가입자에게 링신호를 공급함으로서 국선과 내선간의 통화로를 형성시키게 된다.In this case, the tone checker 52 is responsible for checking the DTMF signal because only the DTMF signal digitized by the CO line subscriber is valid within a predetermined time. Accordingly, when the DTMF data input to the fourth buffer 51 is output to the output terminals D0 to D7, the controller of the system recognizes this and supplies a ring signal to the corresponding subscriber to form a communication path between the trunk line and the extension. .

상술한 바와 같이 본 발명은 키폰시스템에 있어서 자동전환장치를 사용함으로써 국선과 내선간의 통화를 오퍼레이터를 거치지 않고 자동적으로 수행할 수 있는 이점이 있다.As described above, the present invention has an advantage in that a call between the trunk line and the extension can be automatically performed by the operator using the automatic switching device in the key phone system.

Claims

A key phone system having a control unit, comprising: a serial / parallel conversion unit (10) for inputting and converting PCM voice data serially inputted to the highway means (R) in order to make data corresponding to a plurality of station subscribers unique; A memory unit 20 for inputting the converted voice data of the serial / parallel change unit 10 through the second buffer 12 and storing the converted voice data in a unique address and outputting the data when a call of a CO line subscriber is input; A bottle / serial converter 30 for inputting data of the memory unit 20 and converting the data serially again to output the highway transmission terminal X through the first buffer 5 to guide the trunk line subscribers; Input the address logic unit 40 for generating an address signal in the memory 20 and the station DTMF signal generated by the incoming trunk line subscriber through the highway receiver R. Inputs the CODEC 48 for converting and outputting the analog signal, the number of DTMF receivers 50 for filtering and outputting the converted DTMF signal of the CODEC 48, and the output of the DTMF receiver unit 50. A tone check unit 52 that determines whether the DTMF signal is valid data, and selectively receives the determination data of the tone check unit 52 and the output of the DTMF receiver unit 50, thereby receiving data from the system control unit. A fourth buffer 51 for moving the data and an address signal of the system controller through a third buffer 31 to input data from the DTMF receiver unit 50 to the fourth buffer 51. DTMF logic unit 45 for implementing the output logic and the frame synchronization signal through the first buffer (5) and the address signal through the second buffer 31 to specify the time division assignment Exit to the CODEC 48 A memo for inputting the time division allocation circuit unit 46 and the address signal and the control signal of the controller through the third buffer 31 to store and store voice data in the memory unit 20 and output the voice data. The automatic switching device of the key phone system, characterized in that consisting of a ring-in-blown portion (25).

The system of claim 1, wherein the serial / parallel converter 10 inputs and outputs the PCM voice data and DTMF signals inputted through the highway receiver R, and a clock of the system controller. Inverter 10b to be applied and inverted, and PCM audio data output in series from the three-state buffer 10a are inputted to directly output parallel shift output to the second buffer 12 through output terminals Q0 to Q7. An automatic switching device of a key phone system, characterized by comprising a parallel shift register (10c).

The stack RAM (SRAM) of claim 1, wherein the memory unit (20) has a data stage (D0-D7) and an address stage (A0-A16) for storing or storing parallel-converted PCM audio data. Automatic switching device of the key phone system, characterized in that configured.

The parallel / serial shift register (30a) for converting the PCM audio data stored in parallel back into serial data and a frame in the first buffer (5). An inverter 30g-30h for inputting and inverting a synchronization signal and a clock signal, a counter 30c for inputting and counting the output of the inverter 30g-30h, and an output of the counter 30c are inputted to one input terminal. The NAND gate 30b for inputting the output of the time division allocating circuit section 46 to the other input terminal and outputting the NAND signal is inverted, and the signal of the other input terminal of the NAND gate 30b is inverted to allow the parallel / serial shift register 30a to be inverted. Able terminal

An orifice 30e for outputting the inverter 30d, an output of the inverter 30d on one side, and an other side input signal for the memory enable logic unit 25, and outputting the oar gate 30e; It is composed of a three-state buffer (30f) for inputting the output of the output terminal (Q1) of the parallel / serial shift register (30a) to the highway transmission terminal (X) through the first buffer (5) according to the logic of Automatic switching device of the key phone system characterized in that.

The unique address signal of claim 1, wherein the address logic unit 40 inputs a frame synchronization signal through the first buffer 5 and stores or outputs PCM audio data in the memory unit 20. And a first synchronous counter and a fifth synchronous counter (40a to 40e) which generate a signal.

The method of claim 1, wherein the codec 48 is composed of a first codec (48a-48d) and connected to the output terminal (Q1) for connecting a capacitor (C1) and a resistor (R1) for controlling the level of the signal. Automatic switching device of the key phone system.

The DTMF receiver (50h-50k) according to claim 1, wherein the DTMF receiver unit (50) receives an analog signal and latches it to the output terminals (Q1-Q4) after filtering. An automatic switching device for a key-phone system, comprising a three-state buffer (50a-50d) and a D flip-flop (50g), which are selectively gated according to the logic of the output enable terminal (TOE) of 50h-50k).

2. The first JK flip-flop-the fourth JK flip-flop 52a-according to claim 1, wherein the tone check unit 52 receives the output of the output terminal STD of the DTMF receiver unit 50 to determine and output an effective tone. 52d) automatic switching device of the key phone system, characterized in that consisting of.

The first and second PALs of claim 1, wherein the DTMF logic unit 45 inputs an address signal through the input terminals A0-A5 of the third buffer 31 and outputs the address signal to the DTMF receiver unit 50. 45a-45b), an automatic switching device for a key phone system.

The chill selector of claim 9, wherein the memory enable portion 25 inputs an address signal through the third buffer 31.

And output enable stage

Inputs the address latch 25e for latch output and the output of the output terminal Q2 of the address latch 25e, and inputs the output of the enable end EN2 of the time division allocator 46 to the other side. The NAND gate 25b, the D flip-flop 25a for inputting and outputting the frame synchronization signal, and the output of the D flip-flop 25a are inputted on one side, and the NAND gate 25 is inputted on the other side. The NAND gate 25c and the NAND outputs of the NAND gates 25b-25c are input to write the memory write stage of the memory unit 20 in accordance with the generated logic.

An automatic switching device of a key phone system, characterized in that consisting of a three-state buffer (25d) for applying a light signal to the.

A key phone system comprising: serial / parallel conversion means for converting and outputting serially input PCM voice data in parallel, memory means for storing and storing the output data of the serial / parallel conversion means in its own address, and the memory Parallel / serial conversion means for serially converting the data stored in the means again to inform the incoming trunk line subscriber, an address realization means for generating a unique address in the memory means, and a DTMF generated by the incoming trunk line subscriber. And a DTMT receiving means for outputting data for forming a call path with the corresponding subscriber after analyzing and inputting a signal.