KR920009181B1

KR920009181B1 - Device for converting sampling frequency in hdtv

Info

Publication number: KR920009181B1
Application number: KR1019880010255A
Authority: KR
Inventors: 이창준
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-08-11
Filing date: 1988-08-11
Publication date: 1992-10-14
Also published as: KR900004181A

Abstract

The sampling frequency converting device of enhanced quality TV comprises; a first - fourth latch circuit delaying the sample signals inputted from the clock generator (140); a first multiplier and the second multiplier multiplying the output of the first and the third by an extra value, respectively; a third and fourth multiplier multiplying the output of the second and forth latch circuit by another extra value, respectively; a first adder adding the output of the second multipler and the fifth multiplier; a second adder adding the output of the third multiplier and the sixth; a third adder adding the output of the fourth multiplier and the sixth multiplier.

Description

Sampling frequency converter of high quality TV

제1도는 본 발명에 의한 샘플링주파수 변환장치의 회로도.1 is a circuit diagram of a sampling frequency converter according to the present invention.

제2도는 제1도에서 보간필터 회로만을 확대하여 나타낸 도면.2 is an enlarged view illustrating only an interpolation filter circuit in FIG. 1.

제3도는 제1도에 도시된 카운터(150)의 입출력신호 타이밍도.3 is an input / output signal timing diagram of the counter 150 shown in FIG.

제4도는 입력샘플신호가 주파수변환처리되는 과정을 설명하기 위한 도면.4 is a view for explaining the process of the frequency conversion process of the input sample signal.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

101∼107 : 래치회로 111∼116 : 승산기101 to 107: latch circuit 111 to 116 multiplier

121∼123 : 가산기 131∼134 : 멀티플렉서121 to 123: adder 131 to 134: multiplexer

140 : 클럭발생기 150 : 카운터140: clock generator 150: counter

160 : 앤드게이트 161 : 낸드게이트160: AND gate 161: NAND gate

본 발명은 고품위 TV의 샘플링주파수 변환장치에 관한 것으로, 입력신호중 몇개의 샘플신호 정보를 이용하여 새로운 샘플신호를 만들어냄과 동시에 샘플링주파수가 변환된 신호를 출력시킴으로써 전송된 신호의 보간처리등이 용이하도록 한 샘플링주파수 변환장치에 관한 것이다.The present invention relates to a sampling frequency converting apparatus of a high-definition TV, and to generate a new sample signal using some of the sample signal information of the input signal and output a signal of which the sampling frequency is converted, thereby making it easy to interpolate the transmitted signal. A sampling frequency converter is provided.

고품위 TV는 아날로그 전송신호를 받아서 디지탈화시킨후 정지화상과 동화상을 정확하게 검출할 수 있어야지만 고해상도의 화질을 얻을 수 있게 된다. 고품위 TV신호는 송신측으로부터 8.1MH_Z의 아날로그 기저대역폭으로 압축처리된 후 1화면(picture)의 화상이 4개의 필드(field)로 나누어져 주파수변조(frequencymodulation)된 다음 방송위성을 통해 수신측으로 전송된다.High-definition TV must be able to accurately detect still and moving images after receiving an analog transmission signal and digitizing it, but high resolution image quality can be obtained. High-quality TV signal is compressed by analog baseband of 8.1MH _Z from transmitter, and then the picture of one picture is divided into four fields, frequency modulated, and then transmitted to receiver through broadcast satellite. do.

따라서, 수신측에서는 고품위 TV가 낼 수 있는 본래화질을 복원하기 위해 송신측신호처리와 거의 반대가 되는 여러 가지 디지탈신호처리를 수행하여야만 한다. 그러므로, 수신측에서는 송신측으로부터 제공되는 8.1MH_Z의 아날로그신호를 16.2MH_Z(이하 ＂N/2 sample/sec＂라함)의 샘플링주파수로 디지탈 변환처리하고, 디지탈화된 N/2 sample/sec 신호를 기수필드(odd field)는 기수필드(필드 1, 필드 3)끼리 우수필드(even field)는 우수필드(필드 0, 필드 2)끼리 내삽하는 프레임간 내삽처리를 수행한다. 프레임간 내삽처리에 의해 N sample/sec(즉, 32.4MH_Z)의 샘플주파수로 변환된 신호를 이후에 완전한 1필드의 신호로 만들기 위한 필드간 내삽처리가 이루어지는데, 이 때, 필드간 내삽처리 이전에 송신측과의 중간 샘플링 주파수를 맞춰주기 위해 N sample/sec 신호를 3/2N sample/sec(즉, 48.6MH_Z)의 신호로 변환하는 샘플링주파수 변환처리를 필요로 한다.Therefore, the receiving side must perform various digital signal processing which is almost opposite to the transmission side signal processing in order to restore the original picture quality that a high quality TV can produce. Therefore, the receiving side digitally converts the 8.1 MH _Z analog signal provided from the transmitting side to a sampling frequency of 16.2 MH _Z (hereinafter referred to as " N / 2 sample / sec "), and converts the digitalized N / 2 sample / sec signal. The odd field is an inter-frame interpolation process in which odd fields are interpolated between odd fields (fields 0 and 2). Inter-frame interpolation is performed to make a signal converted to a sample frequency of N sample / sec (that is, 32.4MH _Z ) into a complete one-field signal by inter-frame interpolation. the previous need for sampling frequency conversion processing for converting a signal from the N sample / 3 / 2N the sec signal sample / sec (i.e., 48.6MH _Z) in order to fit the intermediate sampling frequency of the transmission side.

본 발명은 상기와 같은 필요성을 충족시키기 위하여 창안한 것인바, N sample/sec의 샘플신호를 래치회로를 통해 입력시킨후 각각의 입력된 샘플신호에 계수의 승산처리를 하여 그 결과의 샘플신호를 카운터 및 멀티플렉스를 이용하여 3/2N sample/sec의 신호로 출력해 내는 샘플링주파수 변환장치를 구현하기 위한 것으로 이하 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.The present invention was devised to satisfy the above necessity. After inputting a sample signal of N sample / sec through a latch circuit, a multiplication process of each input sample signal is performed to obtain a result sample signal. The present invention is described in detail below with reference to the accompanying drawings, which implements a sampling frequency conversion device that outputs a 3 / 2N sample / sec signal using a counter and multiplex.

제1도는 본 발명의 전체 구성도로서 입력샘플신호의 1샘플 지연은 래치회로(101∼104)에 의해 각각 처리되도록 하였으며, 상기 래치회로들의 각 출력단에서 출력되는 샘플신호에 승산기(111∼116)를 접속하여 미리 결정된 가중치(weight value)들을 승산후 가산기(121∼123)를 통하여 가산함으로써 원신호정보와 상호보완되는 개념으로 처리하여 새로운 출력의 샘플신호가 원신호에 매우 충실하도록 하였다.FIG. 1 is an overall configuration diagram of the present invention, in which one sample delay of an input sample signal is processed by the latch circuits 101 to 104, respectively, and multipliers 111 to 116 are applied to the sample signals output from the respective output terminals of the latch circuits. After multiplying the predetermined weight values by adding them through the adders 121 to 123 to process them in a concept complementary to the original signal information, the sample signal of the new output is very faithful to the original signal.

또한, 클럭발생기(140)를 이용하여 각 래치회로(101∼107)에 클럭(N∼3/2N)를 보내어 타이밍을 제어하도록 하였으며, 상기 래치회로(105∼107)를 통해 출력되는 각 8비트 신호는 카운터(150) 및 멀티플렉서(131∼134)를 이용하여 처리하였으므로 최종적으로 3/2N sample/sec에 해당하는 주파수를 갖는 샘플신호로 출력하도록 구성하였다.In addition, the clock generator 140 is used to control the timing by sending clocks N to 3 / 2N to the latch circuits 101 to 107. Each 8 bit output through the latch circuits 105 to 107 is controlled. Since the signal was processed using the counter 150 and the multiplexers 131 to 134, the signal was finally output as a sample signal having a frequency corresponding to 3 / 2N sample / sec.

이하 일실시예의 동작 및 작용효과를 설명한다.Hereinafter, the operation and the effect of one embodiment will be described.

본 발명은 샘플링되어 전송되는 신호(1 pixel당 8비트로 양자화된 정보)를 입력으로 하여 그 전송된 신호의 샘플링 주파수를 변환시켜 출력하는 회로로서 샘플전송되는 신호의 구조를 도시하면 제4a도와 같이 표현할 수 있다. 제4a도와 같이 ＂0＂으로 표시된 신호가 1, 2, 3, .... 순으로, 그리고 N sample/sec의 샘플링주파수로 입력된다고 할때, 제2도에 도시된 보간필터회로도 및 제4도에 도시한 샘플구조도에 의해 신호의 입출력관계를 설명한다.The present invention is a circuit that converts and outputs a sampling frequency of a transmitted signal by inputting a signal to be sampled and transmitted (8 bits per pixel information). Can be. When the signal indicated by 0 0 is input in the order of 1, 2, 3, ..., and at a sampling frequency of N sample / sec, as shown in FIG. 4A, the interpolation filter circuit diagram and FIG. 4 shown in FIG. The input / output relationship of signals is explained by using the sample structure diagram shown in FIG.

N sample/sec의 샘플신호가 클럭발생기(140)으로부터 제공되는 클럭 CKN(N sample/sec)에 동기되는 래치회로(101)에 의해 래치되어 단자(201)에 샘플신호 1이 출력되면 이 샘플 신호 1은 승산기(111)에 의해 소정의 가중치(α1)와 곱셈처리된후 가산기(121)에 인가된다. 이때 CK N/2(N/2 sample/sec)에 동기되는 래치(105)에는 래치되지 않는다.When the sample signal of N sample / sec is latched by the latch circuit 101 synchronized with the clock CKN (N sample / sec) provided from the clock generator 140, and the sample signal 1 is output to the terminal 201, this sample signal 1 is multiplied by the predetermined weight α1 by the multiplier 111 and then applied to the adder 121. At this time, the latch 105 is not latched in synchronization with CK N / 2 (N / 2 sample / sec).

그 이유는 래치회로(105)로 제공되는 클럭 CK N/2의 주기는 래치회로(101)로 주어지는 클럭 CKN의 2배가 되기 때문에 샘플신호 1이 래치회로(101)에 래치된 상태에서는 래치회로(105)가 동작되지 않는다.The reason for this is that the period of the clock CK N / 2 provided to the latch circuit 105 is twice the clock CKN supplied to the latch circuit 101, so that the latch circuit (when the sample signal 1 is latched to the latch circuit 101). 105) does not work.

다음 클럭 CKN이 제공되면 상기 샘플신호 1은 래치회로(103)의 출력단자(202)에 나타나고 샘플신호 2가 상기 래치회로(101)의 출력단자(201)에 나타나게 된다. 이때 승산기(111)(115)에 의해 샘플신호 2와 샘플신호 1에 소정의 가중치 α1 및 α4가 각각 곱셈처리 된다.When the next clock CKN is provided, the sample signal 1 appears at the output terminal 202 of the latch circuit 103 and the sample signal 2 appears at the output terminal 201 of the latch circuit 101. At this time, multipliers 111 and 115 multiply the sample signal 2 and the sample signal 1 by predetermined weights α1 and α4, respectively.

기산기(121)에서 가산된후 클럭 CK N/2에 동기되는 래치회로(105)를 통해 출력신호 A가 맨처음 출력된다. 여기서, 승산기(111)(115)에 의해 샘플신호와 승산되는 가중치는 압축처리되어 전송된 입력샘플신호로부터 압출처리 이전의 화상신호로 복원하기 위한 것으로, 전송되지 않은 화상신호(＂X＂로 표시됨)들을 복원하기 위해 전송된 신호(＂0＂으로 표시됨)들의 관계를 고려하여 결정된다. 하나의 가산기와 연결된 승산기들의 가중치들의 합은 1이 된다. 다음 클럭 CKN이 제공되면 상기 샘플신호 1은 래치회로(103)의 출력단자(203)에 나타나며, 샘플신호 2가 상기 래치회로(102)의 출력단자(202)에 나타나며, 샘플신호 3이 상기 래치회로(101)를 통해 출력단자(201)에 나타나게 된다.After being added by the calculator 121, the output signal A is first output through the latch circuit 105 synchronized with the clock CK N / 2. Here, the weight multiplied by the sample signal by the multipliers 111 and 115 is for restoring the image signal before the extrusion process from the input sample signal that is compressed and transmitted, and is represented as an untransmitted image signal (XX). Are determined in consideration of the relationship of the transmitted signals (denoted by 0 '). The sum of the weights of the multipliers connected to one adder is one. When the next clock CKN is provided, the sample signal 1 appears at the output terminal 203 of the latch circuit 103, the sample signal 2 appears at the output terminal 202 of the latch circuit 102, and the sample signal 3 is latched. It appears on the output terminal 201 through the circuit 101.

이때는 이미 설명된 바와 같이 래치회로들이 서로 상이한 주파수에 의해 동작되기 때문에 래치회로(105)(106)으로부터 아무런 출력이 없게 된다.At this time, there is no output from the latch circuits 105 and 106 because the latch circuits are operated by different frequencies as described above.

다음 클럭 CKN이 제공되면 샘플신호 1이 래치회로(104)의 출력단자(204)에 나타나고, 샘플신호 2가 래치회로(103)의 출력단자(203)에 나타나며, 샘플신호 3은 상기 래치회로(102)의 출력단자(202)에, 샘플신호 4는 상기 래치회로(101)의 출력단자(201)에 각각 나타난다.When the next clock CKN is provided, the sample signal 1 appears at the output terminal 204 of the latch circuit 104, the sample signal 2 appears at the output terminal 203 of the latch circuit 103, and the sample signal 3 is the latch circuit ( At the output terminal 202 of the 102, the sample signal 4 appears at the output terminal 201 of the latch circuit 101, respectively.

이때는 상기 출력단(202)(203)의 샘플신호 3 및 샘플신호 2에 승산기(112)(113)에 의해 가중치 α2 및 α3가 각각 승산되고 가중치가 곱해진 샘플신호 3 및 샘플신호 2는 가산기(122)에서 가산되어 샘플신호 B가 래치회로(106)를 거쳐 출력된다.In this case, the sample signal 3 and the sample signal 2 multiplied by the weights α2 and α3 by the multipliers 112 and 113 and multiplied by the weights 112 and 113, respectively, by the multipliers 112 and 113 of the output terminals 202 and 203 are the adders 122. ), The sample signal B is output via the latch circuit 106.

이와 동시에 상기 승산기(113)(114)에 의해 샘플신호 2와 샘플신호 1에 가중치 α3 및 α2가 각각 승산되고 가산기(123)에서 가산되어 샘플신호 C가 래치회로(107)를 거쳐 출력된다. 또한 이때 승산기(111)(115)(116)에 의해 샘플신호 4와 샘플신호 3 및 샘플신호 2에 가중치 α1과 α4 및 α1이 각각 승산되고 가산기(121)에서 가산되어 샘플신호 D가 래치회로(105)를 통해 출력된다.At the same time, the weights α3 and α2 are multiplied by the multipliers 113 and 114 to the sample signal 2 and the sample signal 1, respectively, and are added by the adder 123 to output the sample signal C through the latch circuit 107. In this case, the weights α1, α4, and α1 are multiplied by the multipliers 111, 115, and 116 to the sample signal 4, the sample signal 3, and the sample signal 2, respectively, and are added by the adder 121, so that the sample signal D is latched. Output via 105).

다음 클럭 CKN이 제공되면 상기 샘플신호 2가 래치회로(104)의 출력단(204)에 나타나고, 샘플신호 3은 출력단(203)에, 샘플신호 5는 출력단(201)에 각각 나타나게 된다. 그러나, 이때는 각각의 출력 래치회로(105)(106)(107)에 아무런 출력도 없다. 이와 같은 동작으로 샘플신호 3,4,5,6이 상기 과정과 마찬가지로 출력단(204)(203)(202)(201)에 나타나면 이때는 상기 승산기(112)(13)와 가산기(122)를 통한 샘플신호 E가 래치회로(106)를 통해 출력되고 상기 승산기(113)(114)와 가산기(123)을 통한 샘플신호 3,4,5,6이 상기 과정과 마차나가지로 출력단(204)(203)(202)(201)에 나타나면 이때는 상기 승산기(112)(113)와 가산기(122)를 통한 샘플신호 E가 래치회로(106)를 통해 출력되고 상기 승산기(113)(114)와 가산기(123)을 통한 샘플신호 F가 래치회로(107)를 통해 출력되며, 상기 승산기 (111)(115)(116)와 가산기(121)를 통한 샘플신호 G가 래치회로(105)를 통해 출력된다.When the next clock CKN is provided, the sample signal 2 appears at the output terminal 204 of the latch circuit 104, the sample signal 3 appears at the output terminal 203, and the sample signal 5 at the output terminal 201, respectively. However, at this time, there is no output to each of the output latch circuits 105, 106 and 107. When the sample signals 3, 4, 5, and 6 appear in the output stages 204, 203, 202, and 201 as described above, the sample through the multipliers 112, 13, and adder 122 is performed. The signal E is output through the latch circuit 106 and the sample signals 3, 4, 5, and 6 through the multipliers 113, 114 and the adder 123 are the same as the above-described output stages 204, 203. In this case, the sample signals E through the multipliers 112 and 113 and the adder 122 are outputted through the latch circuit 106 and the multipliers 113 and 114 and the adder 123 appear. The sample signal F through is output through the latch circuit 107, and the sample signal G through the multipliers 111, 115 and 116 and the adder 121 is output through the latch circuit 105.

이와 같이 계속 동작하여 제4b도에 도시한 바와 같은 샘플신호(A∼......)가 출력된다. 이와 같이 A.B.C......순으로 출력되는 샘플신호들의 입력샘플 신호와의 관계를 도식화하면 제4c도와 같이 나타낼 수 있으며,제4b도의 샘플신호들이 카운터(150)의 제어를 받는 멀티플렉서(131∼134)에 의해 샘플링주파수가 3/2N sample/sec로 출력된다.The operation continues as described above, and the sample signals A to ... as shown in Fig. 4B are output. As shown in FIG. 4C, the relationship between the sample signals outputted in the order ABC .... is shown in FIG. 4C, and the multiplexers 131 to 4B under the control of the counter 150 are illustrated. 134) outputs the sampling frequency at 3 / 2N sample / sec.

즉, 상기 b도의 샘플신호들은 8비트 신호로서 클럭발생기(140)로부터 나오는 클럭(CK N/2)에 의하여 제어되어 멀티플렉서(131∼134)에 각각 2비트씩 보내진다.That is, the sample signals shown in b are 8-bit signals controlled by the clock CK N / 2 from the clock generator 140 and transmitted to the multiplexers 131 to 134 by 2 bits.

이때 상기 카운터(150)는 상기 클럭발생기(140)로부터 나오는 클럭(CK 3/2N)을 받고 출력단자(Q0)(Q1)로 부터는 제 3도에 도시한 바와 같이 신호파를 출력한다.At this time, the counter 150 receives the clock CK 3 / 2N from the clock generator 140 and outputs a signal wave from the output terminals Q0 and Q1 as shown in FIG.

상기 제3도에서 보듯이 카운터(150)은 클럭(N/2 MHz)주기마다 클리어(clear)되며 사기 멀티플렉서(131∼134)의 단자(S0)(S1)는 상기 카운터(150)의 출력값(Q0)(Q1)과 동기되어 주기적을 변하게 된다.As shown in FIG. 3, the counter 150 is cleared every clock (N / 2 MHz) period, and terminals S0 and S1 of the fraud multiplexers 131 to 134 are output values of the counter 150. It periodically changes in synchronization with Q0) (Q1).

카운터(150)의 출력값(Q0)(Q1)는 클럭 CK 3/2N의 첫번째 주기에서 '00'값을 갖게 되는데, 이때에는 멀티플렉서(131∼134)가 래치회로(105)의 출력을 선택하게 된다.The output value Q0 (Q1) of the counter 150 has a value of '00' in the first period of the clock CK 3 / 2N, in which the multiplexers 131 to 134 select the output of the latch circuit 105. .

CK 3/2 N의 두번째 주기에서는 Q0 및 Q1값이 '10'이 되어 멀티플렉서(131∼134)는 래치회로 (106)의 출력을 선택한다. CK 3/2 N의 세번째 주기에서는 Q0 및 Q1값이 '01'이 되어 멀티플렉서(131∼134)는 래치회로(107)의 출력을 선택하게 된다. 카운터(150)은 클럭 CK 3/2 N의 네번째 주기가 시작됨과 동시에 앤드게이트(160) 및 낸드게이트(161)에 의해 클리어된후 상술한 동작을 반복하게 된다.In the second period of CK 3/2 N, the values of Q0 and Q1 become '10' so that the multiplexers 131 to 134 select the output of the latch circuit 106. In the third period of CK 3/2 N, the values of Q0 and Q1 become '01' so that the multiplexers 131 to 134 select the output of the latch circuit 107. The counter 150 repeats the above-described operation after the fourth period of the clock CK 3/2 N is started and cleared by the AND gate 160 and the NAND gate 161.

이상과 같이 카운터(150)의 출력에 의해 멀티플렉서(131∼134)가 래치회로(105∼107)의 출력들을 선택하여 출력함으로써 샘플신호는 3/2N sample/sec로 출력되게 되는 것이다.As described above, the multiplexers 131 to 134 select and output the outputs of the latch circuits 105 to 107 by the output of the counter 150, so that the sample signal is output at 3 / 2N sample / sec.

이상에서 설명한 바와 같이 본 발명은 입력되는As described above, the present invention is input

주파수 샘플신호중 몇개의 샘플신호 정보를 상호 보완적으로 이용하여 새로운 샘플신호로 만들어 냄으로써 원신호에 대해 매우 충실한 데이xk를 갖는 새로운 주파수 샘플신호가 출력되는 효과가 있는 것이다.By using the information of a few sample signals among the frequency sample signals to make a new sample signal, a new frequency sample signal having a very faithful day xk for the original signal is output.

Claims

A device for converting a sample signal converted to a frequency of N sample / sec by interframe interpolation to a frequency of 3 / 2N sample / sec necessary to generate a stop sampling frequency with a transmitter before interfield interpolation. The first to fourth latch circuits 101 to 4 to sequentially receive sample signals having the frequency of N sample / sec in synchronization with CKN provided from the clock generator 140 and delay the sample signals sequentially input by one sample. 104, a first multiplier 111 and a second multiplier 116 multiplying the output of the first latch circuit 101 and the output of the third latch circuit 103 by a predetermined weight α1, respectively; The fifth multiplier 115 multiplies the output of the second latch circuit 102 and the output of the fourth latch circuit 104 by a predetermined weight α4 and the output of the third latch circuit 103. The sixth multiplier 113 and the first and second multipliers (111,116) to multiply the weight (α3) of the A first adder 121 that adds outputs and an output of the fifth multiplier 115, a second adder 122 that adds an output of the third multiplier 112 and an output of the sixth multiplier 113; And a third adder 123 that adds the output of the fourth multiplier 114 and the output of the sixth multiplier 113, and the first to synchronously with CK N / 2 provided from the clock generator 140. Outputs a coefficient value in synchronization with the fifth to seventh latch circuits 105 to 107 which latch the outputs of the third adders 121 to 123, respectively, and the clock CK 3/2 N provided from the clock generator 140. A counter 150, an output of the counter 150, an AND gate 160 and a NAND gate 161 for clearing the counter 150 by the clock CK 3/2 N, and the counter 150. And multiplexers 131 to 134 for selecting and outputting one of the outputs of the fifth to seventh latch circuits 105 to 107 according to the output of? High quality TV sampling frequency converter.