KR920008247Y1

KR920008247Y1 - Circuit for obtaining security in wireless telephone system

Info

Publication number: KR920008247Y1
Application number: KR2019890017798U
Authority: KR
Inventors: 박찬현
Original assignee: 현대전자산업 주식회사; 정몽헌
Priority date: 1989-11-29
Filing date: 1989-11-29
Publication date: 1992-11-14
Also published as: KR910010151U

Abstract

내용 없음.No content.

Description

Secret code addition circuit

제1도는 종래 기술의 구성도.1 is a block diagram of a prior art.

제2도는 본 고안의 구성도.2 is a block diagram of the present invention.

제3도는 본 고안의 작용 설명을 위한 타이밍도.3 is a timing diagram for explaining the operation of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 코드 발생기 2 : 코드 검출기1: code generator 2: code detector

N1, N2 : NOT 게이트 R1, R2 : 저항N1, N2: NOT gate R1, R2: resistance

C1, C2 : 콘덴서C1, C2: condenser

본 고안은 무선전화기, 경보 시스템 등에 있어서 비밀 코드를 부가하기 위한 비밀 코드 부가 회로에 관한 것이다.The present invention relates to a secret code adding circuit for adding a secret code in a radiotelephone, an alarm system and the like.

종래의 비밀 코드 부가회로는 코드 발생기(1), 저항(1), 및 콘덴서(C1)로 구성된 비밀 코드 발생회로와 크드검출기(2), 저항(R2), 및 콘덴서(C2)로 구성된 비밀 코드 검출회로로 구성되어 있다.A conventional secret code addition circuit includes a secret code generation circuit composed of a code generator (1), a resistor (1), and a capacitor (C1), a secret code consisting of a ced detector (2), a resistor (R2), and a capacitor (C2). It consists of a detection circuit.

상기 구성에서 알 수 있듯이 종래의 비밀 코드 부가 회로는 회로 구성의 간소화를 위하여 전용 IC를 사용하여 왔는데 프로그램 가능한 코드의 수는 이미 전용 IC의 내부적 구성에 묶여 있어 프로그램 코드의 수를 증가시키기가 용이하지 않았다.As can be seen from the above configuration, the conventional secret code addition circuit has been using a dedicated IC to simplify the circuit configuration, and the number of programmable codes is already tied to the internal configuration of the dedicated IC, so it is not easy to increase the number of program codes. Did.

또한 직렬적 접속으로 코드수를 증가시키는 방법이 있으나 전용 IC 2개가 추가로 부가되어야 하며 실제적으로 비용면에서 비경제적이다.There is also a way to increase the number of codes by serial connection, but two additional ICs must be added, which is practically cost-effective.

본 고안은 상기 문제점을 해결한 것으로 간단한 회로의 부가에 의해 코드수를 증가시킬 수 있는 비밀 코드 부가회로를 제공하는 데 그 목적이 있다.The present invention solves the above problems, and an object thereof is to provide a secret code additional circuit that can increase the number of codes by the addition of a simple circuit.

본 고안에 따르면 상기 목적을 달성하기 위하여, 주 클럭상에서 적어도 1개의 클럭만큼의 위상차가 형성되도록 클럭에 등기한 "하이" 상태와 "로우"상태의 주기에 근거하여 1과 0을 정의함으로써 반전 체계와 비반전 체계가 구분될 수 있는 코드를 발생하기 위한 코드 발생기 회로와, 상기 코드 발생기 회로에 유선 혹은 무선형태의 전송라인을 통해 연결되며 상기와 같이 발생된 코드를 검출하기 위한 코드 검출기 회로를 구비하고, 상기 코드 발생기 회로의 출력측에 상기 전송라인과 병렬로 제1반전 수단을 포함하는 제1반전 라인을 연결하고, 상기 전송라인과 상기 제1반전라인을 선택적으로 스위칭 할 수 있는 제1스위칭 수단을 접속하고, 상기 코드 검출기 회로의 입력 측에도 상기 전송라인과 병렬로 제2반전 수단을 포함하는 제2반전 라인을 연결하고, 상기 전송라인과 상기 제2반전라인을 선택적으로 스위칭 할 수 있는 제2스위칭 수단을 접속하여 구성된 것을 특징으로 하는 비밀 코드 부가 회로가 제공된다.According to the present invention, in order to achieve the above object, an inversion scheme is defined by defining 1 and 0 based on a period of "high" and "low" states registered in a clock such that a phase difference of at least one clock is formed on the main clock. And a code generator circuit for generating a code that can be distinguished from a non-inverting system, and a code detector circuit connected to the code generator circuit through a wired or wireless transmission line and detecting the generated code as described above. First switching means capable of connecting a first inversion line including a first inversion means in parallel with the transmission line to an output side of the code generator circuit, and selectively switching the transmission line and the first inversion line; And a second inversion line including a second inversion means in parallel with the transmission line to the input side of the code detector circuit, And a second switching means configured to selectively switch the transmission line and the second inversion line.

이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 고안의 구성도이고, 제3도는 본 고안의 작용을 설명을 위한 타이밍도이다.2 is a block diagram of the present invention, Figure 3 is a timing diagram for explaining the operation of the present invention.

제2도에서와 같이 본 고안은 제1도의 회로 구성에 더하여 비밀 코드 발생 회로측에 비반전 라인(3)과 반전라인(4), 및 상기 비반전라인(3)과 반전라인(4)을 선택하기 위한 선택 스위치(7)을 더 포함하도록 하고, 비밀코드 검출 회로측에 선택스위치(8), 및 비반전라인(5)을 더 포함하도록 구성되어 있다.As shown in FIG. 2, the present invention includes the non-inverting line 3 and the inverting line 4 and the non-inverting line 3 and the inverting line 4 on the secret code generating circuit side in addition to the circuit configuration of FIG. A selection switch 7 for selecting is further included, and the selection switch 8 and the non-inverting line 5 are further included on the secret code detection circuit side.

상기에서 반전라인(4,6)에는 NOT게이트(N1,N2)를 포함하고 있다.The inversion lines 4 and 6 include NOT gates N1 and N2.

일반적으로드 모르간(De Morgan) 정리에 따르면, 예를 들어 4Bit 시스템에 있어서 1010의 데이타 스트림의 반전 코드 체계는 0l01로서 비반전 체계의 0101과 중복되어 결과적으로 2개코드 증가의 효과가 없다고 생각하기 쉬우나, 본원에 있어서는 제3도의 타이밍에 도시된 바와 같이 발전과 비반전 체계는 주 클럭 상에서 1개의 클럭만큼(혹은 그 이상) 위상차가 생기도록 클럭에 동기한 "하이" 및 "로우"의 주기에 근거하여 1과 0을 정의함으로써, 반전과 비반전 체계는 상호간에 전혀 호환성이 없는 별개의 체계로 동작하게 되어 결과적으로 전체 4비트 코드에 1비트가 추가되어 있는 것과 마찬가지의 효과를 나타내게 된다.In general, according to De Morgan's theorem, for example, in a 4Bit system, the inversion code scheme of a 1010 data stream is 001, which overlaps with the non-inverting scheme 0101, resulting in no effect of two code increments. As shown in the timing of FIG. 3, the power generation and non-inverting schemes are easy to use, however, in the "high" and "low" periods synchronized to the clock so that there is a phase difference of one clock (or more) on the main clock. By defining 1s and 0s on the basis, the inverted and non-inverted schemes operate as separate systems that are completely incompatible with each other, resulting in the same effect as adding one bit to the entire 4-bit code.

이들 보다 구체적으로 설명하기 위해 3비트 시스템을 예를 들어 설명하면, 이때 가능한 비트 조합으로 다음의 표1과 같이 2³=8개가 된다.To explain more specifically, a three-bit system will be described as an example. In this case, as many possible bit combinations, 2 ³ = 8 as shown in Table 1 below.

[표 1]TABLE 1

이때 단순히 드 모르간 정리를 이용하여 X집합을 구하면 표2와 같이 되게 된다.At this time, simply use De Morgan's theorem to find the X set as shown in Table 2.

[표 2]TABLE 2

여기서 X집합의 1번=X 집합의 8번 X 집합의 2번=X 집합의 7번 이 되는 방식으로 정확하게 X집합과 X집합이 중복된다는 것을 알 수 있다. 따라서, 예를 들어 A지점에서 B지점으로 데이타를 전달할때 A지점에서 사용한 코드 발생기의 출력에 본원과 같이 Not게이트(반전기)를 설치하였다 할지라도 그 데이타를 받는 쪽에서는 반전체계와 비반전 체게를 구별할 수 없게 되며(즉 X집합의 1번인지 X집합의 7번인지 구분이 안됨), 따라서 구분가능한 총 데이타 가지수는 2³=8개로 불변이 된다. 그러나, 본원에서와 같이, 1과 0을 클럭에 동기한 "하이" 및 "로우"의 주기에 기초하여 정의하면, 제3도에서와 같이, 1과 0이 반전된 것인지 반전되지 않은 것인지를 알 수 있게되어 결과적으로 X집합과 X집합을 합친 데이타 가지수를 이용할 수 있다는 것은 자명한 일이다.Here, it can be seen that the X set is exactly overlapped with the X set in such a manner that 1 in the X set is 8 in the X set and 2 in the X set is 7 in the X set. Thus, for example, even if a Not gate (reverser) is installed at the output of the code generator used at point A when transferring data from point A to point B, the inverting system and the non-inverting body are Cannot be distinguished (i.e., whether it is number 1 in the X set or number 7 in the X set), and thus the total number of distinguishable data invariants is 2 ³ = 8. However, as defined herein, if 1 and 0 are defined based on the periods of "high" and "low" synchronized to the clock, then as in FIG. 3, it is known whether 1 and 0 are inverted or not inverted. As a result, it is obvious that the data sets obtained by combining the X set and the X set are available.

이 차이점의 요인으로는 각 제조회사의 송.수신 전용 IC의 알고리즘에 있어서 주 클럭의 동기화에 기인하는 것이며 1클럭 이상의 위상이 변화된 데이타 스트림은 자기 체계로서 인정하지 않는다는 것이다.The reason for this difference is due to the synchronization of the main clock in the algorithm of each manufacturer's transmit / receive IC. The data stream whose phase is changed by more than one clock is not recognized as a self-system.

이와 같은 본원의 개념을 하드웨어 적으로 뿐만 아니라 소프트 웨어 적으로 설현가능하며, 반전기의 간단한 고안이며, 예를 들어, PC로써 다수의 단말 장치를 조작할때(로봇, 공작 기계등), 그 동시 조작 가능한 최대치를 특별한 고품위 장치의 부가 없이 단순히 반전기의 부가만으로 2개의 효과를 낼 수 있다는 장점이 있다.Such a concept of the present application can be embodied not only in hardware but also in software, and is a simple design of the inverter. For example, when operating a plurality of terminal devices with a PC (robot, machine tool, etc.) The maximum operable value has the advantage that two effects can be achieved by simply adding an inverter without the addition of a special high quality device.

Claims

Defines 1 and 0 based on the periods of the "high" and "low" states synchronized to the clock so that at least one clock phase difference is formed on the main clock. A code generator circuit for generating a code detector circuit and a code detector circuit connected to the code generator circuit through a wired or wireless transmission line for detecting a code generated as described above, and transmitting the code generator circuit to an output side of the code generator circuit. A first inverting line 4 including a first inverting means N1 is connected in parallel with the line, and a first switching means 7 for selectively switching the transmission line and the first inverting line is connected. And a second inversion line 6 including a second inversion means N2 in parallel with the transmission line to the input side of the code detector circuit, and the transmission line and the second inversion line. A secret code addition circuit characterized in that it is configured by connecting a second switching means (8) capable of selectively switching (6).

The secret code adding circuit as set forth in claim 1, wherein said first and second inverting means each comprise a NOT gate.