KR920008111B1

KR920008111B1 - Address producing circuit of digital audio tape recorder for data dispersion

Info

Publication number: KR920008111B1
Application number: KR1019890009888A
Authority: KR
Inventors: 최훈순
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1989-07-12
Filing date: 1989-07-12
Publication date: 1992-09-22
Also published as: KR910003636A

Abstract

The circuit produces the address to record in distribution the digital voice data on a tape and to reproduce the data from the tape. The circuit comprises a first counter (40) for counting the reference clock column, a second counter (41) for producing the row address signal to store the digital voice data, an adder (44) for adding the outputs of two counters and producing the column address signal, and a pluraity of gates (42,43,45).

Description

Address Generation Circuit for Data Distribution in Digital Audio Tape Recorder

제1도는 디지털 오디오 테이프 레코오더용 테이프상의 포맷.1 is a format on a tape for a digital audio tape recorder.

제2도는 제1도중 데이터의 기록재생시 타이밍도.FIG. 2 is a timing chart of recording and reproducing data in FIG.

제3도는 메모리상의 데이터가 기록되는 메모리맵도.3 is a memory map diagram in which data on the memory is recorded.

제4도는 본 발명에 따른 회로도.4 is a circuit diagram according to the present invention.

제5도는 본 발명에 따른 어드레스 신호발생에 따라 지정되는 메모리 구성도.5 is a memory configuration diagram designated in accordance with address signal generation according to the present invention.

제6도는 본 발명에 따른 동작 파형도.6 is an operational waveform diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

40, 41 : 제1, 2 카운터 42 : 낸드게이트40, 41: 1st, 2nd counter 42: NAND gate

43 : 인버터 44 : 가산기43: Inverter 44: Adder

45 : 익스클루시브 오아게이트45: Exclusive Oagate

본 발명은 디지털 오디오 테이프 레코오더(Digital Audio Tape Recorder:이하 ＂DAT＂라 함)의 데이터 저장을 위한 어드레스 발생회로에 관한 것으로, 특히 디지털 오디오 테이프에 기록 또는 재생되는 디지털음성데이타를 분산 처리하기 위한 디지털 오디오 테이프 레코오더에 있어서 데이터 분산을 위한 어드레스 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an address generating circuit for storing data of a digital audio tape recorder (hereinafter referred to as " DAT "), in particular for distributing digital audio data recorded or reproduced on a digital audio tape. The present invention relates to an address generating circuit for data distribution in a digital audio tape recorder.

일반적으로 DAT는 디지털 음성데이타를 테이프에 기록 또는 재생하도록 되어 있는 시스템으로 테이프나 헤드의 상태가 불량하거나 이물질이 있을 때도 정상적으로 디지털 음성데이타를 재생할 수 있도록 에러 정정코드(Error Correction Code : 이하 ECC라 함)와 분산기술을 사용한다. 상기한 분산기술은 ECC의 기능을 보다 효과적으로 하기 위한 것으로 아날로그-디지탈 변환기로부터 순서대로 입력된 디지털 음성데이타를 일정한 포맷의 디지털 음성데이타를 분산시킴으로써 테이프의 특성상 발생하기 쉬운 블록오차를 산발오차로 바꾸어 주어 ECC가 가능토록 되어 있다.In general, DAT is a system that records or plays digital audio data on a tape. Error correction code (ECC) is used to play digital audio data normally even when the tape or head is in poor condition or foreign matter. ) And using distributed technology. The above distributed technology is to make ECC more effective. By distributing digital voice data in order from the analog-to-digital converter in order to convert digital voice data in a certain format, the block error that is likely to occur due to the characteristics of the tape is changed to scattering error. ECC is enabled.

상기와 같은 분산기술의 기본 특성은 제1도의 테이프 포맷과 같이 2개의 헤드를 사용하는 경우 각 헤드에 의해 스캔되도록 A트랙(track), B트랙으로 구분되며, 상기 A,B트랙으로부터 디지털 음성데이타를 기수 및 우수 또는 좌측채널 및 우측채널에 따라 분리시킴으로써 한 개의 헤드가 불량이거나 테이프의 상측 또는 하측부분이 불량일 경우에도 최종 인터플레이션(interpolation)을 통하여 재생할 수 있도록 되어 있다.The basic characteristics of the above distributed technology are divided into A track and B track to be scanned by each head when two heads are used as in the tape format of FIG. 1, and digital voice data from the A and B tracks. By dividing the signal into odd and even or left and right channels, even when one head is defective or the upper or lower portion of the tape is defective, playback can be performed through final interpolation.

제2도는 디지털 음성데이타가 제1도와 같이 테이프에 기록 또는 재생될 때 타이밍도로서, 20은 프레임 동기신호로서 드럼이 1회전함에 따라 두 헤드에 의해 제1도중 트랙 A,B를 선택스캔하도록 제어하기 위한 신호이며, 20중 구간 TA는 트랙A를 스캔하는 시간이고, TB는 트랙B를 스캔하는 시간을 도시한 것이다.2 is a timing diagram when digital audio data is recorded or reproduced on a tape as shown in FIG. 1, and 20 is a frame synchronizing signal, which controls to select and scan tracks A and B by the first two heads as the drum rotates once. The 20-period TA is a time for scanning track A, and TB is a time for scanning track B.

21은 상기 프레임 동기에지펄스 파형이고, 22는 상기 프레임 동기에지펄스 (21)내에서 기수 및 우수의 디지털 음성데이타의 주기를 나타내며, 23은 상기 기수 및 우수의 디지털 음성데이타주기(22)내에서 좌우측 채널의 디지털 음성데이타의 주기를 나타내고, 24는 상기 좌우측 채널(23)내에서 상하위 채널의 디지털 음성데이타의 주기를 나타내는 것으로 아나로그 신호로부터 디지털 데이터로 변환시 샘플링 주파수를 나타낸 것이다.21 denotes the frame sync edge pulse waveform, 22 denotes a period of odd and even digital voice data in the frame sync edge pulse 21, and 23 denotes a period of the odd and even digital voice data cycle 22. The period of digital voice data of the left and right channels is shown, and 24 represents the period of digital voice data of the upper and lower channels in the left and right channels 23, and shows the sampling frequency when converting the analog signal into digital data.

결국 제1도중 트랙 A,B에는 제2도 22-24와 같은 주기에 의해 실행되는데 순서대로 나열하면 다음과 같다. 우선 좌측채널의 상위 우수의 디지털 음성데이타를 기록한 후 그다음 좌측채널의 하위 우수의 디지털 음성데이타를 기록한다. 이후 우측채널의 상위 기수의 디지털 음성데이타를 기록하고 다음 우측채널의 하위기수의 디지털 음성데이타를 기록한다. 이다음 우측채널의 상기 우수의 디지털 음성데이타를 기록하고 이어서 우측채널이 하위 우수의 디지털 음성데이타를 기록하고 다음 좌측채널의 상위 기수의 디지털 음성데이타를 기록한다. 이어서 좌측채널의 하위 우수의 디지털 음성데이타를 기록하는 순으로 테이프에 기록되며, 재생도 상기 순서를 따른다.As a result, the tracks A and B in FIG. 1 are executed by the same cycle as in FIGS. First, the digital voice data of the superior storm of the left channel is recorded, and then the digital voice data of the superior storm of the left channel is recorded. After that, the digital voice data of the upper base of the right channel is recorded, and the digital voice data of the lower base of the next right channel is recorded. The digital audio data of the storm channel of the right channel is then recorded, and the digital audio data of the storm channel of the next channel is recorded after the right channel records the digital audio data of the higher rank of the next channel. Subsequently, the digital audio data of the lower even channel of the left channel is recorded in the order of recording, and the reproduction also follows the above procedure.

그리고 테이프에 기록할 디지털 음성데이타와 테이프에서 재생되어지는 디지털 음성데이타들은 제3도와 같은 형태로 메모리에 저장되어진다. 그러므로 메모리에 저장되어진 디지털 음성데이타를 분산하여 테이프에 기록하거나 테이프에서 독출되는 디지털 음성데이타를 메모리에 저장하기 위해서는 어드레스를 일정한 형태로 발생시킬 필요성이 대두된다.The digital voice data to be recorded on the tape and the digital voice data reproduced on the tape are stored in the memory in the form of FIG. Therefore, in order to distribute the digital voice data stored in the memory to record on the tape or to store the digital voice data read out from the tape, there is a need to generate an address in a certain form.

따라서 본 발명의 목적은 DAT에서 데이터 기록재생에 있어서 데이터를 분산시켜 테이프에 기록하거나 테이프로부터 상기 분산된 데이터를 읽어낼 수 있는 어드레스 발생회로를 제공함에 있다.Accordingly, it is an object of the present invention to provide an address generating circuit capable of distributing data in data recording and reproducing in a DAT to write to tape or to read the distributed data from the tape.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제4도는 본 발명의 회로도로서, 기록/재생용 칼럼(Column) 어드레스 카운팅을 위해 라인(1)을 통해 인가되는 기준 클럭열을 카운트하는 제1카운터(40)와, 상기 제1카운터(40)의 출력이 일정값에 도달했을 때 로우(ROW) 어드레스 카운팅을 인에이블하기 위한 낸드게이트(42)와, 상기 낸드게이트(42)의 출력을 반전하는 인버터(43)와, 상기 인버터(43)의 출력에 의해 인에블되어 상기 라인(1)을 통한 기준 클럭열을 카운팅하여 디지털 음성데이타 지정용 로우 어드레스 신호를 발생하는 제2카운터(41)와, 상기 제1카운터(40)의 출력단(Q2)의 출력으로 좌우측 칼럼변환용 기준값(76)으로 하고 상기 제2카운터(41)의 출력단(Q5)과 제1카운터(40)의 출력단(Q3-Q7)의 출력을 합하여 해당 칼럼 어드레스 신호를 발생되는 가산기(44)와, 상기 제1카운터(40)의 출력단(Q1,Q2)의 출력의 논리상태에 따라 A,B트랙 영역을 선택적으로 변환시키면서 디지털 음성데이타들의 저장 재생구역을 지정하는 익스클루시브 오아게이트(45)로 구성된다.4 is a circuit diagram of the present invention, which includes a first counter 40 for counting a reference clock string applied through line 1 for recording / reproducing column address counting, and the first counter 40. Of the NAND gate 42 for enabling row address counting, the inverter 43 for inverting the output of the NAND gate 42, and the inverter 43 A second counter 41 that is enabled by an output and counts a reference clock sequence through the line 1 to generate a low address signal for digital voice data designation; and an output terminal Q2 of the first counter 40. ) Is the left and right column conversion reference value 76 and the output of the output terminal Q5 of the second counter 41 and the outputs of the output terminals Q3-Q7 of the first counter 40 are generated to generate the corresponding column address signal. The logic of the adder 44 and the output of the output terminals Q1 and Q2 of the first counter 40 According to A, while optionally converted to a track area B is composed of exclusive Iowa gate 45 that specifies the storage reproducing section of the digital audio data.

제5도는 제4도의 어드레스라인(A0-A12)의 출력신호를 받도록 연결되며 상기 어드레스라인(A5)의 신호가 제3도의 메모리 맵처럼 A,B트랙 정보를 구분하여 기록키 위해 제5도에서 영역 분리를 위한 칩 실렉터 신호

로 사용되고 그외의 어드레스 신호가 제3도와 같은 형태로 데이터를 기록하는데 있어 분산 기록토록 해당 지정어드레스 신호가 발생된다.FIG. 5 is connected to receive output signals of the address lines A0-A12 of FIG. 4, and the signals of the address line A5 are divided into A and B track information as shown in the memory map of FIG. Chip Selector Signals for Region Separation

The corresponding address signal is generated so that the other address signals are distributed in recording data in the form as shown in FIG.

즉, 상기 익스클루시브 오아게이트(45)의 출력이 되는 어드레스신호(A5)로 A,B트랙별로 구분하여 정보 심볼을 기록키 위한 영역을 선택키 위해 칩 인에이블(CS : Chip Enable)한후 가산기(44)와 제2카운터(41)의 출력단(Q1-Q4)과 라인(1)으로 입력되어 기준 클럭으로 출력되는 어드레스 신호(A0-A4, A6-A12)에 의해 지정되는 해당 영역에 데이터가 분산기록 및 재생되도록 지정된다. 이는 각 트랙당 32심볼을 128블럭을 처리할 수 있다.That is, an adder after chip enable (CS) is used to select an area for recording information symbols by dividing the A and B tracks into address signals A5 which are outputs of the exclusive oragate 45. Data is stored in the corresponding area designated by the address signals A0-A4 and A6-A12 which are input to the output terminal Q1-Q4 of the second counter 41 and the line 1 and output as the reference clock. Distributed recording and playback are specified. It can handle 128 blocks of 32 symbols per track.

제6도는 본 발명에 따른 동작 파형도로서, (6a)는 라인(2)의 프레임 동기신호 파형이고, (6b)는 라인(1)의 기준 클럭열 파형이며, (6c)-(6i)는 위에서 순서대로 제1카운터(40)의 출력단(Q1-17)의 출력 파형이며, (6j)는 상기 제1카운터(40)의 출력단(Q1,Q2)의 상태 즉, 상기(6c,6d)의 신호를 익스클루시브 오아게이트(45)에서 논리화한 A,B트랙 선택을 위한 변환용 신호(A5)의 파형이고, (6k)-(6p)는 제2카운터 (41)의 출력단(Q1-Q5)의 출력 파형으로서 로우 어드레스 신호(A0,A2,A3,A4)가 된다. 따라서 제4도를 제3도와 제5도와 결부시켜 상세히 설명하면, 제3도에서 A,B트랙은 128개 블록(Block)의 칼럼 어드레스 x 32개의 심볼로 하는 로우 어드레스 신호로 구성되며, 상기 128개의 칼럼 어드레스중 0-51, 76-127의 칼럼 어드레스 구간에 디지털 음성데이타가 기록된다. 그리고 52-75의 구간으로 하는 칼럼 어드레스 구간에 패리티 데이터가 저장된다. 이는 두 개의 제1,2카운터(40,41)가 최초 라인(2)을 통해 인가되는 (6a)의 프레임 동기에지신호에 의해 상기 제1,2카운터(40,41)의 클리어단(RD)을 ＂로우＂로 하므로 출력단이 모두＂0＂가 되어 초기화상태로 된다. 이어서 상기 제1,2카운터(40,41)은 라인(1)을 통해 (6b)와 같이 인가되는 기준 클럭열을 클럭단자(KC)로 인가되어 카운팅되며, 상/하위(U/L)를 결정하는 로우 어드레스 신호(A1)가 된다.6 is an operational waveform diagram according to the present invention, where 6a is a frame synchronization signal waveform of line 2, 6b is a reference clock string waveform of line 1, and 6c to 6i are The output waveforms of the output terminals Q1-17 of the first counter 40 in the above order, (6j) is the state of the output terminals (Q1, Q2) of the first counter 40, that is, the (6c, 6d) The waveform of the conversion signal A5 for selecting the A and B tracks in which the signal is logic by the exclusive oragate 45, and (6k) to (6p) is the output terminal Q1- of the second counter 41. As the output waveform of Q5), it becomes the row address signals A0, A2, A3, A4. Therefore, FIG. 4 will be described in detail with reference to FIG. 3 and FIG. 5. In FIG. 3, the A and B tracks are composed of a row address signal having 128 blocks of column addresses x 32 symbols. Digital voice data is recorded in the column address section of 0-51 and 76-127 among the column addresses. The parity data is stored in the column address section which is set as the section 52-75. This is caused by the clear stage RD of the first and second counters 40 and 41 by the frame synchronization edge signal of (6a) in which two first and second counters 40 and 41 are applied through the first line 2. Since the output is all 0 ', it is initialized. Subsequently, the first and second counters 40 and 41 are counted by applying a reference clock string applied to the clock terminal KC through line 1 as shown in (6b), and counting the upper / lower (U / L). The row address signal A1 is determined.

그런데 제2카운터(41)는 칩 인에이블단(CE)이 인에이블되기 이전이므로 (6k-6p)와 같이 출력단(Q1-Q5)는 ＂로우＂상태로 변화가 없으며, 제1카운터(40)는 104진(52×2채널)을 카운트하게 되는데, 이는 상기 제1카운터(40)의 출력단(Q1-Q4, Q6,Q7)의 상태가 모두 ＂하이＂이고, 낸드게이트(42)에서 출력논리가 ＂로우＂일 때 제1카운터(40)는 클리어 된다. 즉, 상기 제1카운터(40)의 다섯 개의 출력단자(Q1-Q3, Q6, Q7)의 출력이 제6도의 표시 601위치(104)에 도달할 때 즉, 모두＂하이＂논리상태가 될 때 낸드게이트(42)의 출력은 ＂로우＂논리신호로 발생되어 클리어단자(CLR)로 공급됨에 따라 상기 제1카운터(40)는 초기화 된다.However, since the second counter 41 is before the chip enable stage CE is enabled, the output terminals Q1-Q5 do not change to the low state as shown in (6k-6p), and the first counter 40 does not change. Is counted 104 binary (52 × 2 channels), which is the state of the output terminals (Q1-Q4, Q6, Q7) of the first counter 40 is a high frequency, the output logic in the NAND gate 42 Is 0, the first counter 40 is cleared. That is, when the outputs of the five output terminals Q1-Q3, Q6 and Q7 of the first counter 40 reach the display 601 position 104 of FIG. The first counter 40 is initialized as the output of the NAND gate 42 is generated as a low logic signal and supplied to the clear terminal CLR.

이는 상,하위 즉 2채널에 대해 데이터 분산기록을 위한 한주기 어드레스 발생을 완료했음을 의미하는 것으로 제3도에서 보면 상위 52(52U)와 하이 52(52L)의 저장영역을 모두 지정할 어드레스 신호가 발생함을 뜻한다.This means that one cycle address generation for data distribution recording has been completed for the upper and lower channels, that is, the address signal for designating both the upper 52 (52U) and the high 52 (52L) storage areas is generated. It means.

그리고 제2 카운터(41)은 인버터(43)을 통해 카운트 인에이블단자(CE)에 상기 낸드게이트(42)의 ＂로우＂논리상태의 논리신호가 공급될 때마다 기준 클럭에 의해 ＂1＂씩 가산 카운팅하여 로우 어드레스 신호가 발생토록 되어 있다.The second counter 41 is supplied by the reference clock every time the logic signal of the low logic state of the NAND gate 42 is supplied to the count enable terminal CE through the inverter 43. The counting is performed so that a row address signal is generated.

상기 제1카운터(40)의 출력단(Q1-Q3, Q6,Q7)의 출력과 제2카운터(41)의 출력단(Q1-Q5) 및 라인(1)의 클럭펄스에 따라 제6도를 참조하여 분산기록과정을 구체적으로 살펴보면, (6a)의 프레임 동기에지신호에 의해 제1,2카운터(40,41)가 초기화되므로 로우 어드레스 신호(A0-A4) 및 칼럼 어드레스 신호(A6-A12)의 상태가 ＂0＂이므로 0로우로 첫째 ① 제3도의 A트랙영역인 상위 0에 ＂0U＂를 지정할 수 있게 된다. 이때 A트랙이나 B트랙이냐를 보면 제1카운터(40)의 출력단(Q1,Q2)는 (6c,6d)와 같이 모두 ＂로우＂이므로 익스클루시브 오아게이트(45)는 (6j)와 같이 ＂로우＂상태가 되어 제5도와 같이 A트랙이 선택됨을 알 수 있다.Referring to FIG. 6 according to the output of the output terminals Q1-Q3, Q6 and Q7 of the first counter 40 and the clock pulses of the output terminals Q1-Q5 and the line 1 of the second counter 41. Referring to the distributed writing process, the first and second counters 40 and 41 are initialized by the frame synchronization edge signal of (6a), so that the state of the row address signals A0-A4 and the column address signals A6-A12 are shown. Is 0 low, so 1 can be specified as 0U in the upper 0, the A track area of FIG. In this case, whether the A track or the B track is output, the output terminals (Q1, Q2) of the first counter (40) are all blown like (6c, 6d), so the exclusive oragate (45) is equal to (6j). It can be seen that the track A is selected as shown in FIG.

다음 라인(1)의 기준 클럭펄스가 제1카운터(40)에서 카운팅과 동시에 로우 어드레스 신호(A1)로 발생되므로 (6b)의 다음주기가 ＂하이＂일 때 (6c)와 같이 제1카운터(40)의 출력단(Q1)은 역시 ＂로우＂상태가 되나 (6b)는 ＂하이＂로 되어 로우 어드레스는 A0이 아닌 A1가 ＂하이＂로 되었으므로 로우 어드레스 값은 ＂1＂이 되지 않고 ＂2＂가 되어 A트랙의 둘째 ②로 제3도 A트랙영역의 하위 0인 ＂0L＂를 지정하게 됨을 알 수 있다. 계속하여 제1카운터(40)에서 (60b)를 카운팅하여 출력단(Q1)이 (6c)와 같이 ＂하이＂일 때 익스클루시브 오아게이트(45)의 출력은 (6c)(6d)와 같이 입력이 다르므로 출력은 (6j)와 같이 ＂하이＂가 되어 제5도에서 보면 A트랙은 디스에이블되고 인버터(N1)를 ＂로우＂가 되어 B트랙을 인에이블하여 B트랙이 선택된다.Since the reference clock pulse of the next line 1 is generated as the row address signal A1 at the same time as counting at the first counter 40, when the next cycle of 6b is " high " The output terminal Q1 of 40) is also in a low state, but (6b) is high, and the row address is high because A1 is high instead of A0. It can be seen that the second ② of the A track designates ＂0L 하위 which is the lower 0 of the A track area in FIG. 3. Subsequently, when the output terminal Q1 becomes high, such as (6c) by counting (60b) at the first counter (40), the output of the exclusive oragate 45 is input as (6c) (6d). Because of this difference, the output becomes “high” as shown in (6j). As shown in FIG. 5, the A track is disabled, the inverter N1 is turned down, and the B track is enabled to select the B track.

그런데 이때 또한 로우 어드레스 신호 발생용 제2카운터(41)는 ＂0＂상태이고, 칼럼 어드레스 신호 발생 제1카운터(40)도 카운팅을 했지만 출력단(Q1-Q7)중 Q1만 변화가 있어도 A,B트랙 선택에 영향을 줄뿐 칼럼 어드레스 신호에는 영향을 주지 못하므로 역시 칼럼 어드레스 신호도 ＂0＂가 되어 셋째 ③인 제3도 B트랙의 상위 ＂1U＂가 된다. 이상태에서 역시 (6b)와 같이 라인(1)의 클럭의 변화로 로우 어드레스 신호(A1)가 ＂하이＂로 되면 상기와 같이 넷째 ④인 제3도 B트랙의 로우라인 ＂2＂의 하위 1＂1L＂를 지정한다.However, at this time, the second counter 41 for generating the row address signal is in the state of " 0 " and the first counter 40 for generating the column address signal is counted, but A, B is changed even if only Q1 in the output terminals Q1 to Q7 is changed. Since it affects the track selection but does not affect the column address signal, the column address signal also becomes '0', which becomes the upper level '1U' of the third track B in the third ③. In this state, if the row address signal A1 becomes high due to the change of the clock of the line 1 as shown in (6b), the lower 1 ＂of the low line＂ 2 ＂of the third degree B track of the fourth ④ as described above is Specify 1L ＂.

상기 제1카운터(40)의 출력단(Q1,Q2)의 출력은 (6c,6d)와 같이 ＂2＂가 될 때까지 양 출력은 다르므로 (6j)과 같이 익스클루시브 오아게이트(45)의 출력은 계속 B트랙을 지정하고 있게되나 제1카운터(40)의 출력단(Q2)이 ＂하이＂될시 가산시(44)의 입력단(B2, B3, B6)을 모두 ＂하이＂로 하여 가산기(44)의 출력을 ＂76＂으로 한다.The outputs of the output terminals Q1 and Q2 of the first counter 40 are different from each other until the output is Q2 as shown in (6c and 6d), so as shown in (6j) of the exclusive oragate 45 The output continues to designate the B track, but when the output terminal Q2 of the first counter 40 goes high, the input stages B2, B3, and B6 of the adder 44 are all set to be high. Set the output of 44) to ＂76＂.

상기 가산기(44)의 입력단(B6, B3, B2)이 ＂하이＂일 때 ＂76＂이 되는 이유는 B6, B5, B4, B3, B2, B1, B0=1 0 0 1 1 0 0=(2⁶+2³+2²)=76이기 때문이다. 즉 가산기(44)의 출력이 칼럼 어드레스 값이 되므로 로우 어드레스 값이 ＂0＂인 상태에서 칼럼 어드레스 값이 ＂76＂이 되어 제3도의 B트랙의 다섯 번째 ⑤상기 ＂2U＂가 지정된다.When the input terminals B6, B3, and B2 of the adder 44 are high, the reason for being 76 is B6, B5, B4, B3, B2, B1, and B0 = 1 0 0 1 1 0 0 = ( 2 ⁶ +2 ³ +2 ² ) = 76. That is, since the output of the adder 44 becomes the column address value, the column address value becomes "76" while the row address value is "0", and the # 5U of # 5 of track B in FIG. 3 is designated.

이 상태에서 역시 라인(1)이러기를 클럭펄스 변화로 로우 어드레스 신호(A1)는 여섯 번째 ⑥의 하위 ＂2L＂를 지정하게 된다. 이상태에서 제1카운터(40)의 출력단(Q1)의 상태가 제6도 (6C)의 ＂3＂과같이 ＂하이＂로 될시 익스클루시브 오아게이트(45)의 입력은 모두 ＂하이＂가 되므로 (6j)와 같이 익스클루시브 오아게이트(45)의 출력은 ＂로우＂가 되어 다시 제5도와 같이 A트랙을 지정하여 일곱 번째 ⑦ 상위 ＂7U＂를 지정하고, 역시 라인(1)의 클럭펄스의 변화에 의해 로우 어드레스 신호(A1)의 변화로 여덟번째 ⑧의 하위 ＂8L＂를 지정한다.In this state, the line 1 is also a clock pulse change, and the row address signal A1 designates the lower sub # 2L of the sixth?. In this state, when the state of the output terminal Q1 of the first counter 40 becomes “high” as shown by “3” of FIG. 6 (6C), the inputs of the exclusive oragate 45 are all high. Therefore, as shown in (6j), the output of the exclusive oragate 45 becomes a low ＂, and again, as shown in Fig. 5, the A track is designated to specify the seventh ⑦ upper 상위 7U＂, and the clock of the line (1) is also given. The lower # 8L of the eighth 8 is designated by the change of the row address signal A1 by the change of the pulse.

즉, 상기한 바와같이 분산기록 순서는 A트랙에서 ①0U→②0L을 기록한 후 B트랙을 선택하여 ③IU→ ④IL→ ⑤2U→ ⑥2L를 기록한다. 그리고 다시 A트랙을 선택하여 ⑦3U→ ⑧3L를 기록하고 같은 트랙에서 제1카운터(40)의 출력에 위한 가산기(44)의 출력에 의해 다시 상기와 같은 방법으로 ⑨4U→ ⑩4L부터 지정하여 분산기록토록 되어 있다. 상기와 같은 방법으로 제1카운터(40)의 출력에 의한 가산기(44) 및 익스클루시브 오아게이트(45)의 출력으로 칼럼 어드레스와 A,B트랙 선택과 라인(1)의 클럭펄스에 위한 신호로부터 로우 어드레스(A1)의 변화로 제3도와 같이 n번째 하위 103L이 모두 채웠을 때 상기 제1카운터(40)는 ＂104＂를 카운팅했으므로 출력단(Q1-Q3, Q6,Q7)은 모두 ＂하이＂로 제6도 ＂601＂지점에 도달되어 낸드게이트(42)의 출력은 ＂로우＂가 되어 제1카운터(40)를 클리어하여 출력단(Q1-Q7)을 모두 ＂로우＂로 함과 동시에 인버터(43)에서 ＂하이＂가 되어 제2카운터(41)를 인에이블한다.In other words, as described above, the distributed recording sequence records ①0U → ②0L on track A, selects track B, and then records ③IU → ④IL → ⑤2U → ⑥2L. Then select track A again, record ⑦3U → ⑧3L, and by the output of the adder 44 for the output of the first counter 40 on the same track, specify again from ⑨4U → ⑩4L in the same manner as described above to be distributed recording. have. In the same manner as described above, the output of the adder 44 and the exclusive oar gate 45 by the output of the first counter 40, the signal for the column address, the A and B track selection, and the clock pulse of the line 1 When the n-th lower 103L is filled with the change of the row address A1 from Fig. 3, the first counter 40 counts? 104 ?, so the output terminals Q1-Q3, Q6, Q7 are all high. 6 is reached, the output of the NAND gate 42 becomes a low, and the first counter 40 is cleared so that the output terminals Q1-Q7 are all blown and the inverter ( In step 43), it becomes “high” and enables the second counter 41.

상기 제2카운터(41)가 카운팅 인에이블될시 라인(1)의 클럭을 카운팅하여 출력단(Q1-Q4)으로 출력되는 로우 어드레스 신호(A0, A2-A4)를 증가시켜 즉 제3도의 상기 지정한 다른 로우 어드레스를 증가시켜 지정하고 제1카운터(40)의 카운팅 출력에 의해 상기와 같은 방법으로 익스클루시브 오아게이트(45)에서 A,B트랙을 선택 지정하고 가산기(44)를 통해 칼럼 어드레스 신호(A6-A12)를 발생하여 분산 지정하게 된다.When the second counter 41 is counting enabled, the clock of the line 1 is counted to increase the row address signals A0 and A2-A4 output to the output terminals Q1 to Q4, that is, the above-mentioned designation in FIG. The other row addresses are incremented and designated, and the A and B tracks are selected in the exclusive oragate 45 in the same manner as described above by the counting output of the first counter 40, and the column address signal is added through the adder 44. (A6-A12) is generated to specify the variance.

즉 본 발명은 제3도의 ①-⑧로 표시한 것 같이 상위(U), 하위(L)는 순서대로 샘플링되며, 전체적인 메모리 할당을 보면 칼럼 어드레스의 52-75까지는 패리티 영역으로 그것을 중심으로 왼쪽은 기수번째 샘플링 심볼이고, 오른쪽은 우수번째 샘플된 심볼이다. 전체의 메모리를 A,B트랙, 홀수, 짝수로 4개로 할당하여 각각 샘플링된 순서대로 블록 어드레스 즉 칼럼 어드레스 ＂0＂라인에서 로우 어드레스 ＂0＂,＂2＂라인부터 라이트한후 그 다음(1,3), (4,6), (5,7)…, (28,30), (29,31) 순서대로 라이트된 후 그 다음 블록 어드레스 즉 칼럼 어드레스를 (0-51, 76-127)→

순서대로 메모리에 기록토록 되어 있음을 알 수 있다.That is, in the present invention, as indicated by ①-⑧ of FIG. 3, the upper (U) and lower (L) samples are sequentially, and when looking at the overall memory allocation, 52-75 of the column addresses are parity areas with the left side centered on it. The odd-numbered sampling symbol and the right-most sampled symbol. All four memories are allocated in A, B track, odd, and even numbers, and each block is written from the block address, that is, the column address '0' and the row address '0' and '2' in the order of sampling, and then (1). , (3), (4,6), (5,7)... , (28,30), (29,31) are written in order, and then the next block address or column address is written (0-51, 76-127).

You can see that they are written to the memory in order.

이상 이러한 기능을 수행하는 인터리이브 어드레스 발생이 제5도에 도시된 바와 같이 실현된다. 라인(2)의 프레임 에지 펄스로 제1카운터(40,41)를 초기화시키고, 라인(1)상 클럭은 2배의 fs(sampling frequency) 2fs로 되며, 칼럼 어드레스에 해당하는 (A6-A129)는 샘플된 심볼에 짝수일때(76-127) 칼럼 어드레스에 라이트될 수 있도록 제1카운터(40)의 출력단(Q2)이 ＂하이＂일 때 가산기(44)를 이용하여 칼럼 어드레스가 ＂76＂이 더해질 수 있도록 한다. 상기 제1카운터(40)의 출력단(Q1,Q2) 상태를 받아 익스클루시브 오아게이트(45)에서 출력되는 신호인 어드레스단(A5)은 A트랙, B트랙을 결정한다.The generation of the interleaved address performing this function is realized as shown in FIG. The first counters 40 and 41 are initialized with the frame edge pulses of the line 2, and the clock on the line 1 is twice the fs (sampling frequency) 2fs, corresponding to the column address (A6-A129). When the output terminal Q2 of the first counter 40 is " high " so that it can be written to the column address when the sampled symbol is even (76-127), the column address is " 76 " To be added. The address terminal A5, which is a signal output from the exclusive oragate 45 by receiving the output terminal Q1 and Q2 states of the first counter 40, determines the A track and the B track.

따라서 제4도의 낸드게이트(42)는 52블럭 카운터를 구성하기 위한 디코더로 실제로는 클럭이 2배의 fs(2fs)이므로 상기 낸드게이트(42)의 출력값을 ＂103＂으로 104 모듈카운터로서 동작한다. 따라서 낸드게이트(42)의 출력을 입력으로 하는 인버터(43)가 ＂하이＂가 되면 제2카운터(41)는 인에이블되어, 로우 어드레스가 증가하게 된다. 로우 어드레스 카운터에 해당되는 제4도의 제2카운터(41)의 출력단(Q1)은 어드레스 신호(A2)가 되고, 클럭에 해당되는 2fs를 어드레스 신호(A1)으로 하여 2fs에 해당하는 A1이 ＂로우＂일 때 상위 심볼, ＂하이＂일 때 하위 심볼 어드레스 신호롤 이동토록 되어 있다.Therefore, the NAND gate 42 of FIG. 4 is a decoder for constructing a 52-block counter. In fact, since the clock is twice as large as fs (2fs), the NAND gate 42 operates as a 104 module counter at # 103. . Therefore, when the inverter 43 which uses the output of the NAND gate 42 becomes high, the second counter 41 is enabled and the row address is increased. The output terminal Q1 of the second counter 41 of FIG. 4 corresponding to the row address counter becomes the address signal A2, and A1 corresponding to 2fs becomes a low by using 2fs corresponding to the clock as the address signal A1. At high speed, the upper symbol and at high speed are shifted to the lower symbol address signal roll.

상술한 바와 같이 본 발명을 메모리의 저장구역을 산발적으로 지정하게 하는 어드레스를 발생하여 테이프에 기록할 디지털 음성데이타 메모리로부터 산발 추출하게 하고 테이프에서 독출되는 산발적인 디지털 음성데이타를 메모리에 순서적으로 저장하게 함으로 데이터를 분산처리할 수 있는 이점이 있으며 또한 분산회로를 간소화할 수 있는 이점이 이다.As described above, the present invention generates an address that sporadically designates a storage area of the memory, and causes sporadic extraction from the digital voice data memory to be recorded on the tape, and stores sporadic digital voice data read out from the tape in order. By doing so, there is an advantage of distributing data and an advantage of simplifying a distributed circuit.

Claims

A digital audio tape recorder having a memory, comprising: a first counter (40) for counting a reference clock string applied through a line (1) for column address counting of the memory; and a first counter (40) of the first counter (40). NAND gate 42 for enabling row address counting when the output reaches a predetermined value, inverter 43 for inverting the output of the NAND gate 42, and output by the output of the inverter 43 A second counter 41 that is enabled and counts a reference clock sequence through the line 1 to generate a row address signal for storing digital voice data, and an output of an output terminal Q2 of the first counter 40 at left and right sides. An adder 44 which generates a corresponding column address signal by adding the output of the output terminal Q5 of the second counter 41 and the output terminals Q3-Q7 of the first counter 40 as a reference value for the column conversion; Output terminal Q1 of the first counter 40, Data distribution in a digital audio tape recorder comprising an exclusive oracle 45 which designates a range of digital voice data while selectively converting the A and B track areas according to the logic state of the output of Q2). Address generating circuit for the circuit.