KR920008101Y1 - Lcd drive circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 카운터부 20 : 데이타 선택부10: counter section 20: data selection section
30 : 디스플레이 디코더/드라이버 40 : 리세트부30: display decoder / driver 40: reset unit
41,52 : 디코더/디멀티플렉서 50 : 제어부41,52: decoder / demultiplexer 50: control unit
51 : 2진 리플카운터 53∼56 : 노아게이트51: binary ripple counter 53-56: noah gate
60 : 프리세션 타이머60: Presession Timer
본 고안은 각종 제어장치에서 제어상황을 디스플레이시키는 구동회로에 관한 것으로, 특히 기존의 LED(Light Emitting Diode)방식의 카운터를 이용한 디스플레이 구동회로를 LCD(Liquid Crystal Display)방식의 디스플레이 구동회로로 전환한 LCD 구동회로에 관한 것이다.The present invention relates to a driving circuit for displaying a control state in various control devices. In particular, the display driving circuit using a conventional LED (Light Emitting Diode) counter is converted into a liquid crystal display (LCD) display driving circuit. It relates to an LCD driving circuit.
종래의 자동제어장치에서는 디스플레이 LED용 카운터를 사용하였다.In the conventional automatic control apparatus, a counter for a display LED is used.
이와 같은 LED용 카운터는 그 구동특성이 단순하여 간단한 전압제어용 회로를 사용하여 구동시켰다.Such LED counters were driven using a simple voltage control circuit because of their simple driving characteristics.
그러나 이러한 LED방시의 디스플레이 방법은 비교적 제어기능이 간단한 시스템에서 사용되었으므로 좀 더 다양하고 복자한 제어시스템에는 적용하기가 어려웠다.However, since the display method of the LED method is used in a relatively simple control system, it is difficult to apply to a more diverse and return control system.
따라서 상기한 복잡한 제어시스템에는 LCD 타입의 디스플레이 장치가 요구되었는바 이는 구동방법의 까다로움으로 인하여 LCD 타입의 카운터 개발에 어려움이 있었다.Therefore, the above-described complex control system required an LCD type display device, which was difficult to develop an LCD type counter due to the difficulty of the driving method.
따라서 본 고안의 목적은 상기한 문제점을 해결하기 위하여, 카운터 회로부와, 데이터 선택부, 디스플레이 디코더/드라이버, 리세트부, 제어부로 구성하며 상기 카운터부에서 외부클럭의 갯수를 세어 증가하는 데이타를 제어부의 제어를 받아 데이타 선택부에서 데이타를 선택하여 디스플레이 디코더와 드라이버에 전송하며, 이 드라이버는 상기 제어부에서 주어진 신호에 따라 데이타를 순차적으로 LCD 판넬에 디스플레이시키는 LCD구동회로를 제공하는데 있는 것이다.Accordingly, an object of the present invention is to solve the above problems, comprising a counter circuit unit, a data selection unit, a display decoder / driver, a reset unit, a control unit, and the counter unit controls the data that increases by counting the number of external clocks The data selection unit selects data under the control of the control unit and transmits the data to the display decoder and the driver. The driver provides an LCD driving circuit which sequentially displays data on the LCD panel according to a signal given by the control unit.
상기와같은 목적을 달성하기 위해 본 고안에 따른 LCD 구동회로는, 클럭신호를 받아서 4비트씩의 카운트신호를 출력하는 카운터부(10)와, 발진주파수를 출력하는 프리세션 타이머(60)와, 상기 카운터부(10)의 초기동작을 리세트시키는 리세트부(40)와 상기 프리세션 타이머(60)의 발진주파수를 3진수로 변화시켜서 어드레스신호를 출력하는 리플카운터(51)와, 상기 리플카운터(51)이 제1및 제2의 제어신호를 받아서 4비트의 동기제어신호를 출력하는 디코더/디멀티플렉서(52)와, 상기 리플카운터(51)로부터 2비트의 제1및 제2의 제어신호를 받아서 이들 제어신호가 모두 로우레벨일때 상기 카운터부(10)의 제1출력신호를 받고, 상기 제1의 제어신호가 로우레벨신호이고 제2의 제어신호가 하이레벨의 신호일때 상기 카운터부(10)의 제2출력신호를 받고, 상기 제1의 제어신호가 하이레벨신호이고 제2의 제어신호가 로우레벨신호일때 상기 카운터부(10)의 제3출력신호를 받으며, 상기 제1및 제2의 신호가 모두 하이레벨신호일때 상기 카운터부(10)의 제4출력 신호를 각각 선택적으로 받아들이는 데이타 선택부(20)와, 상기 리플카운터의 지연신호 및 제어부(50)의 디코더/디멀티플렉서의 출력신호를 제1내지 제4의 동기컨트롤 신호로 받아서 상기 데이타 선택부(20)에서 선택되어 출력되는 신호를 동기시켜서 LCD판넬에 디스플레이신호를 출력하는 디스플레이 디코더 드라이버(30)로 이루어진 것을 특징으로 한다.In order to achieve the above object, the LCD driving circuit according to the present invention includes a counter unit 10 for receiving a clock signal and outputting a count signal of 4 bits, a presession timer 60 for outputting an oscillation frequency, A reset unit 40 for resetting the initial operation of the counter unit 10, a ripple counter 51 for outputting an address signal by changing the oscillation frequency of the presession timer 60 to a ternary number, and the ripple Decoder / demultiplexer 52, which counter 51 receives first and second control signals and outputs a 4-bit synchronous control signal, and 2-bit first and second control signals from the ripple counter 51. Receive the first output signal of the counter unit 10 when all of these control signals are at the low level, and when the first control signal is the low level signal and the second control signal is the high level signal, Receiving a second output signal of 10), The counter unit 10 receives a third output signal of the counter unit 10 when the signal is a high level signal and the second control signal is a low level signal, and the counter unit 10 when the first and second signals are both high level signals. A data selector 20 for selectively receiving the fourth output signal of the first and second delay signals of the ripple counter and an output signal of the decoder / demultiplexer of the controller 50 as first to fourth synchronization control signals; The display decoder driver 30 is configured to output a display signal to the LCD panel by synchronizing the signal selected and output by the data selector 20.
상기의 본 고안에 따른 LCD 구동희로에 있어서, 상기 초기 리세트부는, 카운터부에 리세트신호를 전송시키는 듀얼 디코더/디멀티플렉서와, 전원이 온되었을 경우 상기 듀얼 디코더/디멀티플렉서의 입력단자에 하이신호를 전송시키는 시정수회로와, 상기 카운터부를 수동으로 리세트시킬 경우 사용되며 상기 듀얼 디코더/디멀티플렉서의 또다른 입력단자에 로우신호를 공급시키는 수동리세트용 스위치로 이루어지며, 상기 시정수회로는 직류전원에 역방향으로 설치된 다이오드와, 이 다이오드에 병렬로 연결되어 전류가 흘렀을 경우 전압강화를 발생시키며, 그 일단이 듀얼 디코더/디멀티플렉서의 입력단자에 연결되어 있는 저항과, 이 저항과 접지단 사이에 설치되어 전하를 충전시키고 그 +전위측단자가 듀얼 디코더/디멀티플렉서의 입력단자에 접속되어있는 콘덴서로 이루어지고, 상기 수동리세트용 스위치의 +전위측단자와 직류전원 사이에는 전압강화를 발생시키는 저항이 설치되며, 상기 콘덴서들은 상호 병렬로 설치되고, 이 콘덴서들의 +전위측 단자와 직류전원 사이에는 콘덴서 보호용 다이오드가 직류전원측에서 볼때 역방향으로 설치된다.In the LCD driving furnace according to the present invention, the initial reset unit includes a dual decoder / demultiplexer for transmitting a reset signal to a counter unit and a high signal to an input terminal of the dual decoder / demultiplexer when the power is turned on. It consists of a time constant circuit for transmitting and a manual reset switch for supplying a low signal to another input terminal of the dual decoder / demultiplexer and used to reset the counter unit manually, the time constant circuit When the current flows in parallel with the diode installed in the reverse direction, a voltage increase occurs, and one end thereof is connected to the input terminal of the dual decoder / demultiplexer, and a resistor is installed between the resistor and the ground terminal. Charge the terminal and connect the + potential terminal to the input of the dual decoder / demultiplexer. And a resistor for generating a voltage increase between the + potential terminal and the DC power supply of the manual reset switch, and the capacitors are installed in parallel to each other, and the + potential terminal and the DC terminal of these capacitors are installed in parallel. Between the power supplies, capacitor protection diodes are installed in the reverse direction when viewed from the DC power supply side.
이하 첨부된 도면에 의하여 본 고안의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안의 회로도로서, 클럭신호 카운터를 갖는 카운터부(10)는 4개의 카운터로 구성하되, 각각의 카운터는 4비트(Bit)씩 카운터 출력을 한다.1 is a circuit diagram of the present invention, wherein the counter unit 10 having a clock signal counter is composed of four counters, and each counter outputs a counter by 4 bits.
데이타 선택부(20)는 2진 리플카운터(51)로부터 2비트의 제1및 제2의 제어신호(여기에서, 리플카운터(51)의 출력단자 B에서 출력되는 신호를 제1의 제어신호라 하고, 출력단자 C에서 출력되는 신호를 제2의 제어신호라고 한다)를 받아 상기 제어신호가 모두 로우레벨의 신호일때 상기 4개의 카운터부(10)의 출력중 제1의 카운터출력신호를 받고, 상기 2비트의 제어신호중 제1의 제어신호는 로우레벨신호이고 제2의 제어신호가 하이레벨신호일때 상기 제2의 카운터 출력신호를 받고, 상기 제1의 제어신호가 하이신호이고 제2의 카운터 로우신호일때 상기 제3의 카운터 출력신호를 받고, 상기 제1및 제2의 제어신호가 모두 하이레벨신호일때 상기 제4의 카운터 출력신호를 받는다.The data selector 20 is referred to as a first control signal by outputting the first and second control signals of two bits from the binary ripple counter 51 (here, the output terminal B of the ripple counter 51). Receives the first counter output signal among the outputs of the four counter units 10 when the control signals are all low level signals. The first control signal of the two-bit control signal is a low level signal, and when the second control signal is a high level signal, the second counter output signal is received, and the first control signal is a high signal and a second counter. The third counter output signal is received when the signal is low, and the fourth counter output signal is received when both the first and second control signals are high level signals.
디스플레이 디코더/드라이버(30)는 상기 리플카운터(51)의 지연신호 및 제어부(50)의 디코더/디멀티플렉서(52)의 출력신호를 제1내지 제4의 동기컨트롤신호로 받아서 상기 데이타 선택부(20)에서 선택되어 출력되는 신호를 동기시켜서 LCD판넬에 디스플레이신호를 출력시킨다.The display decoder / driver 30 receives the delay signal of the ripple counter 51 and the output signal of the decoder / demultiplexer 52 of the controller 50 as first to fourth synchronization control signals. Display signal to LCD panel by synchronizing the selected and output signal.
상기 카운터부(10)의 초기동작을 리세트시키는 초기 리세트부(40)는 상기 카운터부(10)에 리세트신호를 전송시키는 듀얼 디코더/디멀티플렉서(41)의 입력단자(A0)에 하이신호를 전송시키는 시정수회로와, 상기 카운터부(10)를 수동으로 리세트시킬 켱우 사용되며, 상기 듀얼 디코더/디멀티플렉서(41)의 또다른 입력단자(A1)에 로우신호를 공급시키는 수동 리세트용 스위치(SW)로 이루어진다. 또한, 상기 시정수회로는 직류전원(Vcc)에 연결되어 전류가 흘렀을 경우 전압강화를 발생시키며, 그 낮은 전위측 단자가 듀얼 디코더/디멀티플렉서(41)의 입력단자에 연결되어 있는 저항(R1)과, 이 저항(R1)과 접지단 사이에 설치도어 전하를 충전시키며 그 +전위측 단자가 상기 듀얼 디코더/디멀티플렉서(41)의 입력단자에 접속되어 있는 콘덴서(C1,C2)로 이루어진다. 한편, 상기 수동리세트용 스위치(SW)의 +전위측 단자와 직류전원(VcC)사이에는 전압강하를 발생시키는 저항(R2)이 설치되고, 상기 콘덴서(C1,C2)들은 상호병렬로 설치되고, 이 콘덴서(C1,C2)들의 +전위측단자와 직류전원(Vcc) 사이에는 콘덴서(C1,C2)보호용 다이오드(D)가 직류전원(Vcc)측에서 보았을 때 역방향으로 설치된다.The initial reset unit 40 which resets the initial operation of the counter unit 10 has a high signal at an input terminal A0 of the dual decoder / demultiplexer 41 which transmits a reset signal to the counter unit 10. A time constant circuit for transmitting a signal and a manual reset for manually resetting the counter unit 10 and supplying a low signal to another input terminal A1 of the dual decoder / demultiplexer 41. It consists of a switch (SW). In addition, the time constant circuit is connected to a DC power supply (Vcc) to generate a voltage increase when a current flows, and a resistor R1 having a low potential terminal connected to an input terminal of the dual decoder / demultiplexer 41. The capacitor R1 is charged between the resistor R1 and the ground terminal, and the + potential terminal thereof is formed of capacitors C1 and C2 connected to the input terminal of the dual decoder / demultiplexer 41. On the other hand, a resistor (R2) for generating a voltage drop is provided between the + potential side terminal of the manual reset switch (SW) and the DC power supply (VcC), the capacitors (C1, C2) are installed in parallel to each other, Between the + potential side terminals of the capacitors C1 and C2 and the DC power supply Vcc, the capacitors C1 and C2 protection diode D are provided in the reverse direction when viewed from the DC power supply Vcc side.
즉, 상기 초기리세트부(40)는 듀얼 디코더/디멀티플렉서(41)가 포함되며, 이 듀얼 디코더/디멀티플렉서(41)의 두입력단(A0)(A1)에는 초기전원 인가시 초기과전압을 충전시키는 두개의 콘덴서(C1)(C2)가 병렬로 상기 입력단(A0)에 연결되고, 다이오드(D)와 저항(R1)(R2)이 병렬로 상기 입력단(A1)에 연결되며, 상기 입력단(A1)에는 수동으로 리세트 동작을 시키기위한 수동조작 스위치(SW)가 연결된다.That is, the initial reset unit 40 includes a dual decoder / demultiplexer 41, and two input terminals A0 and A1 of the dual decoder / demultiplexer 41 charge two initial overvoltages when the initial power is applied. Capacitors C1 and C2 are connected to the input terminal A0 in parallel, a diode D and a resistor R1 and R2 are connected to the input terminal A1 in parallel, and to the input terminal A1. Manual operation switch (SW) for manual reset operation is connected.
이때 상기 듀얼 디코더/디멀티플렉서(41)의 출력은 4개의 출력단(Y0∼Y3)중 마지막 출력단(Y3)을 이용하여 상기 카운터의 초기동작을 리세트시킨다.At this time, the output of the dual decoder / demultiplexer 41 resets the initial operation of the counter using the last output terminal Y3 of the four output terminals Y0 to Y3.
제어부(50)는, 상기 리플카운터(51)의 제1및 제2의 제어신호를 받아서 4비트의 동기제어신호를 출력하는 디코더/디멀티플렉서(52)와, 상기 리플카운터(51)의 지연신호 및 디코더/디멀티플렉서(52)의 제1내지 제4동기 컨트롤신호를 받아서 동기신호를 출력시키는 4개의 노아게이트(53,54,55,56)로 구성된다.The control unit 50 receives the first and second control signals of the ripple counter 51 and outputs a 4-bit synchronous control signal, a delay signal of the ripple counter 51, and a decoder / demultiplexer 52. It is composed of four NOR gates 53, 54, 55, 56 which receive the first to fourth synchronization control signals of the decoder / demultiplexer 52 and output the synchronization signals.
프리세션 타이머(60)는 발진주파수를 출력시키게 된다.The presession timer 60 outputs the oscillation frequency.
한편, 상기 디코더/디멀티플렉서(52)는 상기 2진 리플카운터(51)에서 두개의 추력(B)(C)를 받아 4비트(Y0∼Y3)의 동기제어신호를 출력한다.Meanwhile, the decoder / demultiplexer 52 receives two thrusts B and C from the binary ripple counter 51 and outputs 4 bits (Y0 to Y3) of synchronous control signals.
또한, 상기 4개의 노아게이트(53,54,55,56)는 2×4 디코더/디멀티플렉서(52)의 4비트 출력신호를 타임 지연시켜 상기 이차제어수단에 인가시킨다. 이때 상기 2진 리플카운터(51)의 두 출력(B)(C)신호는 상기 데이타 선택부(20)의 2비트 제어신호로 사용되고, 상기 2진 리플카운터(51)의 또다른 출력(A)신호는 상기 노아게이트(53∼56)의 타임지연 제어신호로 사용된다. 즉 상기 4개의 노아게이트는 상기 2진 리플카운터(51)로부터 공통된 입력신호를 받고 상기 디코더/디멀티플렉서(52)로부터 4비트의 신호를 각각 1비트씩 나누어 입력받아, 후술하는 디코더/드라이버(30)로 4비트의 동기신호를 공급하게 된다.In addition, the four NOR gates 53, 54, 55 and 56 time-delay the 4-bit output signal of the 2x4 decoder / demultiplexer 52 and apply it to the secondary control means. In this case, the two output (B) (C) signals of the binary ripple counter 51 are used as 2-bit control signals of the data selector 20, and another output (A) of the binary ripple counter 51. The signal is used as the time delay control signal of the NOA gates 53 to 56. That is, the four noble gates receive a common input signal from the binary ripple counter 51 and receive four bits of signals from the decoder / demultiplexer 52 by one bit, respectively, and the decoder / driver 30 to be described later. 4 bits of synchronization signal is supplied.
이하 이들의 동작 및 작용효과를 설명한다.The operation and effect of these will be described below.
제1도의 구동회로에 전원이 인가되면 상기 리세트부(40)의 콘덴서(C1)(C2)가 충전되면서 상기 디코더/디멀티플렉서(41)의 단자(A0)를 접지전위로 떨어뜨린다.When power is applied to the driving circuit of FIG. 1, the capacitors C1 and C2 of the reset unit 40 are charged to drop the terminal A0 of the decoder / demultiplexer 41 to the ground potential.
이와같은 상기 리세트부(40)의 동작으로 인하여 상기한 접지전위는 상기 카운터부(10)에 인가되어 상기 카운터부(10)는 전체가 리세트된다.Due to the operation of the reset unit 40, the ground potential is applied to the counter unit 10 so that the counter unit 10 is reset in its entirety.
상기 리세트부(40)의 콘덴서(C1)(C2)에 충전이 끝나면 상기 디코더/디멀티플렉서(41)의 단자(A0)를 5V 직류전원(VcC) 전위로 올려 놓음으로서 이 전원전위가 상기 카운터부(10)에 인가되어 상기 카운터부(10)를 동작상태로 만들어준다.When the capacitors C1 and C2 of the reset unit 40 have finished charging, the terminal A0 of the decoder / demultiplexer 41 is raised to a 5V DC power supply VcC potential so that the power supply potential becomes the counter unit. Is applied to (10) to make the counter unit 10 in the operating state.
상기 카운터부(10)는 동작상태로 된후에 입력클럭에 따라 클럭펄스의 갯수를 카운터한다.The counter unit 10 counts the number of clock pulses according to the input clock after the operation is made.
한편 상기 초기전윈 인가시 상기 레스트부(40)이 리세트 동작과 동시에 프리세션 타이머(60)는 발진동작해서 발진주파수를 출력하고, 이 발진주파수는 상기 제어부(50)의 2진 리플카운터(51)의 클럭펄스단자(CP)에 인가되며 상기 2진 리플카운터(51)에 의해 상기 발진주파수를 3진수로 변화시켜 어드레스신호로서 상기 디코더/디멀티플렉서(52)와 상기 데이타 선택부(20)에 인가해준다.Meanwhile, when the initial power is applied, the rest unit 40 simultaneously resets and the presession timer 60 oscillates to output an oscillation frequency. The oscillation frequency is a binary ripple counter 51 of the controller 50. Is applied to the clock pulse terminal CP and the oscillation frequency is converted into a ternary number by the binary ripple counter 51 and applied to the decoder / demultiplexer 52 and the data selector 20 as an address signal. Do it.
여기서 상기 2진 리플카운터(51)의 3단자(A∼C) 출력신호중 A단자 출력신호는 상기 노아게이트(53∼56)의 타입력단에 인가되어 상기 데이타 선택부(20)로부터 상기 디스플레이 디코더/드라이버(30)에 입력되는 LCD디스플레이 데이타의 동기를 조절하게 된다.Here, the A terminal output signal of the three terminal (A to C) output signals of the binary ripple counter 51 is applied to the type force terminal of the noah gates 53 to 56, so that the display decoder / The synchronization of the LCD display data input to the driver 30 is adjusted.
즉, 상기 디스플레이 디코더/드라이버(30)에 입력되는 디스플레이 데이타의 동기가 맞지 않을때 상기 2진 리플카운터(51)의 출력단(A)은 상기 노아게이트(53∼56)에 지연신호를 보내어 상기 노아게이트(53∼56)로부터 상기 디스플레이 디코더/드라이버(30)에 인가되는 신호(D1,D2,D3,D4)를 조절해 주므로서 LCD 판넬에 전송되는 디스플레이 신호의 동기를 일치시켜 주게 되는 것이다.That is, when the synchronization of the display data input to the display decoder / driver 30 is not synchronized, the output terminal A of the binary ripple counter 51 sends a delay signal to the noar gates 53 to 56 so as to provide the noah. By adjusting the signals D1, D2, D3, and D4 applied to the display decoder / driver 30 from the gates 53 to 56, the synchronization of the display signals transmitted to the LCD panel is matched.
또한, 상기 2진 리플카운터(51)의 출력(B)(C)신호는 상기 데이타 선택부(20)에 인가되며, 상기 데이타 선택부(20)의 상기 2진 리플카운터(51)의 두 출력신호(B)(C)에 따라 상기 4개의 카운터를 갖고 있는 카운터부(10)의 출력을 선택적읖로 받아들이게 된다.In addition, an output B (C) signal of the binary ripple counter 51 is applied to the data selector 20, and two outputs of the binary ripple counter 51 of the data selector 20 are provided. In response to the signals B and C, the output of the counter unit 10 having the four counters is selectively received.
즉, 상기 2진 리플카운터(51)의 B신호 C신호가 모두 로우일때 상기 데이타 선택부(20)는 상기 카운터부(10)의 4카운터중 첫번째 카운터의 4비트 신호를 선택하고, 상기 B신호가 로우이고, C신호가 하이이면 상기 4카운터중 두번째 카운터의 4비트 신호를 선택하고, 상기 B신호가 하이이고, C 신호가 로우이면 상기 4카운터중 세번째 카운터의 4비트 신호를 선택하고, 상기 B신호와 C신호가 모두 하이이면 상기 4카운터중 네번째 카운터의 4비트 신호를 선택한다.That is, when the B signals C signals of the binary ripple counter 51 are all low, the data selector 20 selects the 4-bit signal of the first counter of the four counters of the counter unit 10, and the B signal. Is low, if the C signal is high, select the 4-bit signal of the second counter of the four counters, if the B signal is high, if the C signal is low, select the 4-bit signal of the third counter of the four counters, If both the B and C signals are high, the 4-bit signal of the fourth counter is selected.
이와같이 선택된 데이타 신호가 상기 디스플레이 디코더/드라이버(30)의 입력단자(A,B,C,D)에 입력되는 것이다.The selected data signal is input to the input terminals A, B, C, and D of the display decoder / driver 30.
상기 디스플레이 디코더/드라이버(30)는 상기 데이타 선택부(20)로 부터 입력된 데이타를 LCD 판넬로 전송하되, 이때 상기 제어부(50)의 디코더/디멀티플렉서(52)의 노아게이트(53∼56)를 통과한 동기 컨트롤 신호에 따라서 LCD 판넬에 순차적으로 디스플레이 시킨다.The display decoder / driver 30 transmits the data input from the data selector 20 to the LCD panel. At this time, the NOA gates 53 to 56 of the decoder / demultiplexer 52 of the controller 50 are transferred. The display is sequentially displayed on the LCD panel according to the passed synchronous control signal.
그리고 리세트부(40)의 스위치(SW)는 수동동작에 의한 카운터부(10)를 리세트 조작하고자 할때 사용된다.The switch SW of the reset unit 40 is used to reset the counter unit 10 by manual operation.
이상에서 설명한 바와같이 본 고안은 기존의 LED 구동용 카운터를 LCD 구동용 카운터로 변환한 회로로서 전원 리세트회로와 전송전승 제어회로를 구성하여 LCD 카운터로 변환하였다.As described above, the present invention converts a conventional LED driving counter into an LCD driving counter, and configures a power reset circuit and a transmission transmission control circuit to convert it into an LCD counter.
따라서 복잡한 제어시스템에서 제어상황의 디스플레이를 LCD로 사용할 수 있는 장점이 있는 것이다.Therefore, there is an advantage that the LCD of the control situation can be used in a complex control system.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019890019635U KR920008101Y1 (en) | 1989-12-23 | 1989-12-23 | Lcd drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019890019635U KR920008101Y1 (en) | 1989-12-23 | 1989-12-23 | Lcd drive circuit |
Publications (2)
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|---|---|
| KR910012541U KR910012541U (en) | 1991-07-30 |
| KR920008101Y1 true KR920008101Y1 (en) | 1992-11-06 |
Family
ID=19293742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019890019635U KR920008101Y1 (en) | 1989-12-23 | 1989-12-23 | Lcd drive circuit |
Country Status (1)
| Country | Link |
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| KR (1) | KR920008101Y1 (en) |
-
1989
- 1989-12-23 KR KR2019890019635U patent/KR920008101Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910012541U (en) | 1991-07-30 |
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