Claims (3)
게이트가 외부입력단자(T)에 접속되어 있으면서 소스에 소정의 전위가 공급되는 제1도전형의 제1MOS트랜지스터(P1)와, 이 제1MOS트랜지스터(P1)와 소스가 서로 공통접속되어 있으면서 게이트에 기준전위(VREF)가 공급되는 제1도전형의 제2MOS트랜지스터(P2), 상기 제1MOS트랜지스터(P1)의 게이트, 드레인간의 전압차가 제1MOS트랜지스터(P1)의 게이트산화막의 허용내압을 넘지 않도록 상기 제1MOS트랜지스터(P1)의 드레인전압을 상기 외부 입력단자(T)에 입력되는 입력신호전압의 하이레벨과 접지전위와의 사이의 중간전위로 클램프시키는 부하회로(CM)를 구비하고서, 상기 2개의 MOS트랜지스터(P1,P2)의 게이트전압의 대소관계를 비교하여 상기 제2MOS트랜지스터(P2)의 드레인으로부터 하이레벨 혹은 로우레벨의 출력신호가 취출되도록 된 것을 특징으로 하는 반도체 집적회로의 입력회로.The first MOS transistor P1 of the first conductivity type, in which the gate is connected to the external input terminal T and the predetermined potential is supplied to the source, and the first MOS transistor P1 and the source are connected to each other in common with each other. The voltage difference between the gate and the drain of the second MOS transistor P2 of the first conductive type, to which the reference potential VREF is supplied, does not exceed the allowable breakdown voltage of the gate oxide film of the first MOS transistor P1. And a load circuit CM for clamping the drain voltage of the first MOS transistor P1 to an intermediate potential between the high level of the input signal voltage input to the external input terminal T and the ground potential. The high-level or low-level output signal is extracted from the drain of the second MOS transistor P2 by comparing the magnitude relationship between the gate voltages of the MOS transistors P1 and P2. Circuit input circuit.
제1항에 있어서, 상기 부하회로(CM)는 상기 제1MOS트랜지스터(P1)의 드레인과 접지전위(Vss)와의 사이에 상기 제1도전형과는 반대인 제2도전형이면서 각 드레인, 게이트가 서로 접속된 제3MOS트랜지스터(N3)가 복수개 직렬로 접속되고, 마찬가지로 상기 제2MOS트랜지스터(P2)의 드레인과 접지전위(Vss)와의 사이에 제2도전형의 제4MOS트랜지스터(N4)가 상기 제3MOS트랜지스터(N3)와 동일수만큼 직렬로 접속됨과 더불어, 상기 제4MOS트랜지스터(N4) 각각의 게이트가 대응되는 제3MOS트랜지스터(N3)의 게이트에 접속되어 구성된 것을 특징으로하는 반도체집적회로의 입력회로.2. The drain circuit of claim 1, wherein the load circuit CM is a second conductive type opposite to the first conductive type between the drain of the first MOS transistor P1 and the ground potential Vss. A plurality of third MOS transistors N3 connected to each other are connected in series, and likewise, a fourth MOS transistor N4 of the second conductive type is connected between the drain of the second MOS transistor P2 and the ground potential Vss. An input circuit of a semiconductor integrated circuit, characterized in that it is connected in series with the same number of transistors (N3) and the gate of each of the fourth MOS transistors (N4) is connected to a gate of a corresponding third MOS transistor (N3).
제1항 또는 제2항에 있어서, 내부 전원강하회로(1)에서 공급되는 내부 전원과 상기 제1MOS트랜지스터(P1) 및 제2MOS트랜지스터(P2)의 소스공통접속점과의 사이에 접속되어 있으면서 게이트에 활성화제어신호가 공급되는 제1도전형의 활성화제어용 MOS트랜지스터(P5)가 부가되어 있는 것을 특징으로 하는 반도체집적회로의 입력회로.3. The gate according to claim 1 or 2, connected to an internal power supply supplied from the internal power supply dropping circuit 1 and a source common connection point of the first MOS transistor P1 and the second MOS transistor P2. An MOS transistor (P5) for activation control of the first conductivity type, to which an activation control signal is supplied, is added.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임※ Note: The disclosure is based on the initial application.