KR920004369B1

KR920004369B1 - Dram cell having a stacked capacitor and method of fabricating therefor

Info

Publication number: KR920004369B1
Application number: KR1019890017060A
Authority: KR
Inventors: 이규홍; 이진호; 김천수; 김대용
Original assignee: 재단법인 한국전자통신연구소; 경상현
Priority date: 1989-11-23
Filing date: 1989-11-23
Publication date: 1992-06-04
Also published as: KR910010511A

Abstract

The method comprises the steps of defining an active region on a silicon substrate (1) by using LOCOS or SWAMI (side wall isolation), forming a transistor, a poly-side layer (10) for bit line and a silicon nitride film (11) of etch stopper on the substrate, etching so defining the contact part (15) between the source portion of the transistor and a storage electrode to form a grid-shaped oxide film (16) with minimum line width, forming a polysilicon side wall electrode (17) to apply a liquid photorest film (18) thereon to etch the top of the side wall electrode (17), removing the photoresist film (18) to form a dielectric film (19) for capacitor and a plate electrode (20). The method increases the area of capacitor.

Description

Stacked D-RAMCell with Polysilicon Sidewall Electrode and Manufacturing Method Thereof

제 1a 도는 종래의 스택구조를 갖는 D램셀의 단면도, (b) 도는 종래의 실린더형의 저장 전극을 갖는 스택구조의 D램셀의 단면도.1A is a cross sectional view of a D ram cell having a conventional stack structure, and (b) is a cross sectional view of a D ram cell having a stack structure having a conventional cylindrical storage electrode.

제 2 도는 (a)-(h)는 본 발명의 제조과정을 나타낸 단면도.2 is a cross-sectional view showing the manufacturing process of the present invention (a)-(h).

제 3 도는 본 발명의 전체적인 구조를 나타낸 단면도.3 is a cross-sectional view showing the overall structure of the present invention.

제 4 도는 본 발명의 배열상태를 나타낸 개략도.4 is a schematic view showing an arrangement of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘 기판 5 : 필드 산화막1: silicon substrate 5: field oxide film

6 : 게이트 산화막 7 : 다결정 실리콘층6: gate oxide film 7: polycrystalline silicon layer

9 : 산화막 측벽 스페이서 10 : 폴리 사이드층9 oxide film sidewall spacer 10 poly side layer

11 : 질화 실리콘막 13 : 비트라인 측벽스페이서11 silicon nitride film 13 bit line sidewall spacer

14 : 소오스와 드레인 16 : 그리드 모양의 산화막14 source and drain 16 grid-shaped oxide film

17 : 폴리실리콘 측벽 전극 18 : 감광막17 polysilicon sidewall electrode 18 photosensitive film

19 : 캐패시트 유전막 20 : 플레이트 전극19: capacitor dielectric film 20: plate electrode

본 발명은 스택(STACK) 구조의 메모리 셀에 관한 것으로, 특히 16메가, 64메가급 D램 (Dynamic Random Access Memory) 셀에 적용할 수 있는 폴리 실리콘 측별 전극을 갖는 스택 구조의 D램 셀과 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory cell having a stack structure, and more particularly, to a DRAM structure having a stack structure having a polysilicon side electrode applicable to a 16-megabyte, 64-mega-megabyte dynamic random access memory (DRAM) cell and It relates to a manufacturing method.

최근 반도체 메모리 소자는 1메가 D램이 양산 단계에 와 있으며, 4메가 D램은 시제품의 단계에 와 있고, 64메가 D램 등도 계속해서 개발되는 실정이다. 그리고 이러한 대용량의 기억소자(D램)을 개발하기 위하여서는 사진 전사 기술이나 얇은 박막형성, 기술, 등과 같은 기본 기술의 발전이 선행되어야 함은 물론이지만, 그에 못지 않게 D램 구성의 기본요소인D램 셀의 개발도 함께 이루어져야 한다는 사실는 이미 알려진 것이다.Recently, 1 mega DRAM is in mass production of semiconductor memory devices, 4 mega DRAM is in the prototyping phase, and 64 mega DRAM is being developed continuously. In addition, in order to develop such a large-capacity memory device (D-RAM), the development of basic technologies such as photographic transfer technology, thin film formation, technology, etc. should be preceded. It is already known that RAM cells should be developed together.

이와같은 요구로 인하여 D램 셀이 초기의 평면 구조에서 스택이나 홈(Trench)의 구조와 같이 3차원 모양의 저장 캐패시터 구조를 가지 거나. 새로운 형태의 메모리 셀 구조등으로 많은 변화를 거듭하였으며 공정이 허용되는 범위에서 가능한한 명적효율을 극대화하는 방향으로 진행되고 있다.Due to this demand, DRAM cells have a three-dimensional storage capacitor structure such as a stack or trench structure in an initial planar structure. Many changes have been made to the new type of memory cell structure, and the process is proceeding in order to maximize the efficiency as much as possible.

그리고 제조의 용이성과 알파입자에서의 면역성 등으로 인하여 최근에는 고집적D램 셀로 스택구조를 선호하고 있다. 기존의 스택형 셀의 제조하는 공정에서 저장 전극의 면적을 증가시키는데 제약 조건으로 저장전극의 면적과 높이이다. 비트라인과 트랜스퍼 트랜지스터의 드레인과의 접촉을 위하여 캐패시터의 면적을 접촉 영역 이상으로 증가시킬 수 없을 뿐만 아니라 저장전극의 면적을 증가시키기 위하여 저장전극을 높여주게 되면 비트라인의 접촉에 어려움 주게 되었다.Recently, due to the ease of manufacture and immunity of alpha particles, the stack structure has been preferred as a highly integrated DRAM cell. In the manufacturing process of the conventional stacked cell, the area and height of the storage electrode are constraints to increase the area of the storage electrode. In addition, the area of the capacitor cannot be increased beyond the contact area for contact between the bit line and the drain of the transfer transistor, and when the storage electrode is increased to increase the area of the storage electrode, it is difficult to contact the bit line.

종래에는 제 1a 도에 도시된 바와 같이 스택구조의 D램셀에 있어서, 인접한 셀의 저장전극과 비트라인 접촉 사이의 부분이 저장 캐패시터가 되는데 이 부분의 면적이 더이상 증가될 수 없을 뿐만 아니라 비트라인 접촉으로 인하여 저장전극의 높이를 더 이상 크게할 수 없는 문제점이 있었다.Conventionally, as shown in FIG. 1A, in a D-RAM cell having a stack structure, a portion between the storage electrode of the adjacent cell and the bit line contact becomes a storage capacitor, and the area of the portion cannot be increased anymore, and the bit line contact is not possible. Due to this, there is a problem that the height of the storage electrode can no longer be increased.

그러므로 일본의 미스비시 사가 64메가 D램 용으로 개발하여 발표한 (b)도와 같은 실린더 형의 저장 전극을 갖는 스택구조의 D램 셀에서 저장전극을 실린더형으로 수직하게 세워서 저장 캐패시터의 면적을 증가시킴으로써 면적효율이 증대되도록 하였다.Therefore, in the stacked DRAM cell with cylindrical storage electrodes as shown in (b) developed and published for 64 mega DRAM by Mitsubishi Corporation of Japan, the storage capacitors are vertically erected to increase the area of the storage capacitor. By doing so, the area efficiency was increased.

여기서 비트라인 접촉을 텅스텐을 이용하여 플럭(W-Plug)으로 사용하였으며, 1.5m²의 셀 면적에서 5nm의 유효 산화막과 1.5m의 저장전극의 높이30fF의 저장 캐패시턴스값을 얻었다.Here, the bit line contact was used as a tungsten (W-Plug), and a storage capacitance value of 30 fF of a 5 nm effective oxide film and a 1.5 m storage electrode was obtained at a cell area of 1.5 m ² .

그러나 실린더형의 저장전극을 갖는 스택 구조의 D램 셀은 그 제조공정이 복잡하고, 마스크 층의 수가 증가되는 등의 문제점이 있었다. 이에따라 본 발명은 고집적 반도체 D램 제조를 위하여 면적 효율이 증대되도록 한 폴리실리콘 측벽전극을 갖는 그 목적으로 한다.However, the DRAM cell having a stack structure having a cylindrical storage electrode has a problem in that the manufacturing process is complicated and the number of mask layers is increased. Accordingly, an object of the present invention is to have a polysilicon sidewall electrode to increase the area efficiency for manufacturing a highly integrated semiconductor DRAM.

이를 위하여 본 발명은 셀과 셀 사이에 최소선폭의 그리드 모양의 산화막을 높게 형성한후, 이것을 이용하여 저장 전극인 폴리실리콘 측벽전극을 세워서 형성시키면서 D램의 저장 캐패시터를 만들도록 함으로써, 기존의 전하 저장전극을 이용한 D램 셀보다 월등하게 저장 캐패시터의 면적을 증대시킨 것이다.To this end, the present invention forms a grid-shaped oxide film having a minimum line width between the cells, and then uses the same to form a polysilicon sidewall electrode, which is a storage electrode, to make a storage capacitor of the DRAM, thereby making it possible to charge an existing charge. The area of the storage capacitor is significantly increased compared to the DRAM cell using the storage electrode.

본 발명을 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다.The present invention will be described in detail with reference to the accompanying drawings as follows.

제 2 도는 본 발명의 제조공정을 나타낸 것으로서, 그리드 모양의 산화막을 최소선폭으로 형성한후, 폴리실리콘을 증착하여 산화막 높이 만큼의 측벽전극을 셀을 둘러싼 형태로 형성하고, 이보다 먼저 비트라인을 형성함으로써 저장전극을 비트라인 접촉 부분까지 형성시키면서 면적 효율을 극대화한 것이다.2 shows a manufacturing process of the present invention. After forming a grid-shaped oxide film with a minimum line width, polysilicon is deposited to form sidewall electrodes as large as the oxide film height in a shape surrounding the cell, and first, a bit line is formed. This maximizes the area efficiency while forming the storage electrode up to the bit line contact portion.

(a)도는 활성화 영역을 정의하는 상태를 나타낸 것으로, P형 실리콘 기판(1)의 상면에 PAD 산화막(2)와 질화 실리콘막(3)을 각각25nm와 50~100nm 정도의 두께로 도포한 후, 활성화 영역을 정의 하고, 활성화 영역를 제외한 전 영역의 질화실리콘막(3)을 식각한 다음, 붕소를 60KeV의 에너지와 3E 13cm^-2의 도오즈(DOSE)로 이온 주입한 것이다.(a) shows the state of defining the activation region. After the PAD oxide film 2 and the silicon nitride film 3 are applied to the upper surface of the P-type silicon substrate 1 with thicknesses of 25 nm and 50 to 100 nm, respectively, After the activation region is defined, silicon nitride film 3 in all regions except the activation region is etched, and boron is ion-implanted with energy of 60 KeV and 3E 13 cm ^-2 DOSE.

(b)도는 필드산화막을 형성하는 상태를 나타낸 것으로, 붕소를 이온 주입한 상태에서 필드산화막(5)을 LOCOS(LOCAL OXIDATION OF SILICON) 방법이나 SEAMI(SIDE WALL ISOLATION) 방법으로 활성화 영역을 제외한 영역에 500nm 정도의 두께로 기르면서 그 하단에 P형 확산층(4)을 형성한 다음에 남아있는 질화실리콘막(3)을 습식 식각으로 제거하면서 산화막(2)도 버퍼된(Buffered) HF로 제거한 것이다.(b) shows a state of forming a field oxide film, in which the field oxide film 5 is in the region excluding the activation region by the LOCAL (LOCAL OXIDATION OF SILICON) method or the SEAMI (SIDE WALL ISOLATION) method in the state of implanting boron ion. After forming a P-type diffusion layer 4 at the bottom thereof while growing to a thickness of about 500 nm, the remaining silicon nitride film 3 is removed by wet etching, and the oxide film 2 is also removed by buffered HF.

(c)도는 게이트 및 산화막 측벽 스페이서를 형성하는 상태를 나타낸 것으로, 게이트 산화막(6)을 열산화법으로 TCA(Tn chlorethane)을 소량 첨가 하는 분위기에서 10~20nm정도의 두께로 기른다음, 다결정 실리콘층(7)을 저압 화학적 기상 증착방법(Low Pressure Chemical Vapor Deposition Method)으로 300nm 정도의 두께로 증착하고 POC13의 분위기에서 N+도우핑을 시킨다음 디글레이즈(Deglaze)한다. LTO(8)을 300nm 정도 도포한 후, 게이트 마스크를 이용하여 LTO(8), 다결정실리콘층(7)의 순으로 건식식각한 다음에 다시 LTO를 300nm 정도 도포하고 RIE방법으로 식각하여 산화막 측벽 스페이서 (9)을 남기도록 한 것이다.(c) shows the formation of the gate and oxide sidewall spacers. The gate oxide film 6 is grown to a thickness of about 10 to 20 nm in an atmosphere in which a small amount of Tn chlorethane (TCA) is added by thermal oxidation. (7) was deposited to a thickness of about 300 nm by the Low Pressure Chemical Vapor Deposition Method and subjected to N + doping in an atmosphere of POC13, followed by deglaze. After coating about 300 nm of LTO (8), dry etching in the order of the LTO (8), polycrystalline silicon layer (7) using a gate mask, and then applying about 300 nm of LTO again and etching by the RIE method sidewall spacer spacer (9) was left.

(d)도는 비트 라인을 형성하는 상태를 나타낸 것으로, 먼저 정의 한 게이트영역을 제외한 부분 즉 소오스와 드레인의 부분을 비소(As) 이온을 이용하여 80ReV의 에너지로 1E 16cm^-2의 도오즈로 이온 주입을 하여 RTP(Rapid Thermal Processor)로 1100℃에서 10초 정도 동안 열처리하여 소오스와 드레인(14)을 형성한다. 다음에 폴리실리콘을 저압 화학적 기상증착 방법으로 300nm 정도의 두께로 도포하여 POCL3의 분위기에서 도우핑하고 디클레이즈 하고, 그 위에서 TiSi 2.6을 100nm 정도의 두께로 도포하여 RTP로 800℃의 온도에서 30초동안 열처리하면서 비트라인용 폴리사이드 층(10)을 형성한다. 그 위에서 LTO(12)를 300nm 정도의 두께로 도포한 후 비트라인 마스크로서 비흐라인을 정의 한 다음 LTO(12), 폴리사이드 층(10)의 순서로지 건식식각을 한 후 다시 LTO을 300nm 정도의 도께로 도포하고 그두께만큼 건식식각을 함으로써 비트라인 측벽스페이서 (13)을 형성하여 저장전극과 플레이드전극, 비트라인간의 아이솔레이션(Isolation) 역할을 하게 된다. 이때에는 활성화 영역을 제 4 도에 도시된 것과 같이 브이(V)자 구조형태로 배열하였다. 비트라인을 저장 전극보다 먼저 만들기 위하여 일반적으로 많이 쓰이는 방법중에 하나인 비트라인을 형성화영역의 길이방향으로 활성하면서 활성화영역과 의 비트라인 접촉을 위하여 비트라인이 약간 돌출된 형태의 구조를 취하여도 무방하다. 다음에 질화 실리콘막(11)을 50~100nm 정도의 두께로 도포하여 그리드 모양의 산화막을 형성할 때 산화막의 에치 정지층(Etch stop layer)을 형성한 것이다.(d) shows the state of forming the bit line, and the portion except the gate region defined above, ie, source and drain, is ionized at a dose of 1E 16cm ^{-2 with} an energy of 80 ReV using arsenic (As) ions. Injecting and heat-treating at 1100 ℃ for 10 seconds with a rapid thermal processor (RTP) to form a source and a drain (14). Next, polysilicon was applied in a low pressure chemical vapor deposition method to a thickness of about 300 nm, doped and declaved in an atmosphere of POCL3, and then TiSi 2.6 was applied to a thickness of about 100 nm, and RTP was applied at a temperature of 800 ° C. at 30 ° C. The heat treatment for a second to form the polyline layer 10 for the bit line. After applying LTO (12) to a thickness of about 300nm, and defined the bit line as a bit line mask, and then dry etching in the order of LTO (12), polyside layer (10), and then LTO (300nm) The bit line sidewall spacer 13 is formed by coating with a thickness and dry etching as much as the thickness thereof, thereby serving as an isolation between the storage electrode, the plate electrode, and the bit line. At this time, the activation regions were arranged in a V-shaped structure as shown in FIG. One of the most commonly used methods to make the bit line before the storage electrode is to activate the bit line in the longitudinal direction of the formation region and to take the structure where the bit line protrudes slightly for the bit line contact with the activation region. It's okay. Next, when the silicon nitride film 11 is applied to a thickness of about 50 to 100 nm to form a grid-shaped oxide film, an etch stop layer of the oxide film is formed.

(e)도는 전하 저장전극을 형성하기 위한 그리드 모양의 산화막을 형성하는 상태를 나타낸 것으로, 질화실리콘막(11)을 도포한 다음에 트랜지스터의 소오스부분과 저장전극 간의 접촉 부위(15)을 정의하면서 식각을 하여 폴리실리콘 중착시 측벽 전극 형성과 소오스 접촉이 동시에 이루어지도록 한다. 그리고 사화막을 화학적기상 증착 방법으로 1~2m 정도 증착한 다음 최소 선폭으로 푀턴의 형성하면서 식각을 하여 그리드 모양의 산화막(16)을 형성한다. 이때 그리드모양의 산화막(16)의 선폭이 좁아면 좁을수록 전하전극의 형성 면적이 커지므로 리프트-오프(LIFT-OFF)나, MLR(Malti Layer Resist)공정, 오버 익스포오즈(OVE REXPOSE)등이나 그밖에 어드반스 리소그라피(Advanced Lithography) 기술등의 가능한 방법으로 굴곡이 있는 면위에 좁은 폭의 산화막 패턴의 형성시키는 것이 중요하다.(e) shows a state of forming a grid-shaped oxide film for forming a charge storage electrode. After the silicon nitride film 11 is applied, the contact portion 15 between the source portion of the transistor and the storage electrode is defined. Etching is performed so that sidewall electrode formation and source contact are simultaneously performed during polysilicon deposition. Then, the vaporized film is deposited by chemical vapor deposition method about 1 ~ 2m and then etched while forming a minimum line width to form a grid oxide film 16. At this time, the narrower the line width of the grid-shaped oxide film 16, the larger the formation area of the charge electrode, and thus, the lift-off, MLR (Malti Layer Resist) process, overexposure (OVE REXPOSE), or the like. In addition, it is important to form a narrow oxide pattern on the curved surface by any possible method such as Advanced Lithography.

(f)도는 폴리실리콘 측벽 전극을 형성하는 상태를 나타낸 것으로, 그리드 모양의 산화막(16)을 형성한 다음에 폴리실리콘을 50~100nm 정도의 두께로 증착하여 전하 저장용 전극인 폴리실리콘 측벽 전극(17)을 형성한 것이다.(f) shows a state in which the polysilicon sidewall electrode is formed, and after forming a grid-shaped oxide film 16, polysilicon is deposited to a thickness of about 50 to 100 nm to form a polysilicon sidewall electrode ( 17).

(g)도는 전하저장용 전극을 이웃하는 셀과 분리시키는 상태를 나타낸 것으로, 액상으로 감광막(Photo Resist)(18)을 그리드모양의 산화막(16)의 높이보다 높게 채운 다음에 감광막(18)을 O₂의 분위기에서 에치백하여 산화막(16)의 상단부에 있는 폴리실리콘을 노출시키고 폴리실리콘 측벽전극(17)의 폴리실리콘을 에치백(Etch Back)하여 그리드모양의 산화막(16)의 윗부분에 있는 상단부의 폴리실리콘만 식각이 되면서 이웃하는 셀과 서로분리되어 컵 모양의 저장전극이 형성된다. 이때에는 바닥에 있는 하단부의 폴리실리콘은 그대로 남아 있으면서 폴리실리콘 측벽 전극(17)와 트랜지스터의 소오스가 서로 연결된 상태가 되도록 한 것이다.(g) shows the state in which the charge storage electrode is separated from the neighboring cells. The photoresist 18 is filled in the liquid phase higher than the height of the grid-shaped oxide film 16 and then the photoresist film 18 is filled. Etch back in the atmosphere of O ₂ to expose the polysilicon at the upper end of the oxide film 16, and etch back the polysilicon of the polysilicon sidewall electrode 17 to the upper portion of the grid-shaped oxide film 16 Only polysilicon at the top is etched away from the neighboring cells to form a cup-shaped storage electrode. At this time, the polysilicon at the bottom of the bottom remains as it is so that the polysilicon sidewall electrode 17 and the source of the transistor are connected to each other.

(h)도는 전하 저장용 전극을 노출시키는 상태를 나타낸 것으로, 액상의 감광막(18)을 제거한 다음 그리드 모양의 산화막(16)을 습식식각으로 모두 제거하여 전하 저장용 전극인 폴리실리콘 측벽 전극(17)이 노출되도록 한 것이다. 그리고 노출된 폴리실리콘 측벽 전극(17)의 상면에 400Å정도의 희생산화막(sacificial oxide)을 성장시킨 후 식각하면서 표면을 매끄럽게 한 후 POCO3의 분위기에서 N+도우핑하고 디글레이즈한 다음에 캐패시터 유전막(19)을 4~8nm 정도의 두께로 얇게 형성하고 이때의 캐패시터 유전막(19)은 ONO(산화막/질화실리콘막/산화막)의 구조를 이용한다. 그리고 캐패시터 유전막(19)의 외면에 플레이트용 폴리실리콘을 증착하고 역시 POCL3로 도우핑한 후, 플레이트 마스크로 정의하면서 식각을 하여 플레이트전극(20)을 형성함으로써 제 3 도에 도시한 것과 같이 제작을 완료하는 것이다.(h) shows a state in which the electrode for charge storage is exposed, the liquid photosensitive film 18 is removed, and then the grid-shaped oxide film 16 is removed by wet etching to remove the polysilicon sidewall electrode 17 as an electrode for charge storage. ) Is exposed. After growing a sacrificial oxide of about 400 에 on the exposed top surface of the polysilicon sidewall electrode 17, the surface was smoothed by etching, followed by N + doping and deglazing in an atmosphere of POCO3, followed by a capacitor dielectric film (19). ) Is thinly formed to a thickness of about 4 to 8 nm, and the capacitor dielectric film 19 at this time uses a structure of ONO (oxide film / silicon nitride film / oxide film). Then, the plate polysilicon is deposited on the outer surface of the capacitor dielectric film 19 and doped with POCL3, and then, the plate electrode 20 is formed by etching by defining as a plate mask and forming the plate electrode 20 as shown in FIG. To complete.

제 4 도는 배열상태를 나타낸 것으로 21은 캐패시터 플레이트를, 22는 활성화 영역을, 23은 저장전극 접촉부위를, 24는 비트라인 접촉부위를, 25는 그리드 모양의 산화막 벽을, 26은 비트라인을, 27은 워드라인을 각각 나타낸다.4 shows an arrangement, in which 21 is a capacitor plate, 22 is an active region, 23 is a storage electrode contact, 24 is a bit line contact, 25 is a grid-shaped oxide wall, and 26 is a bit line. And 27 denote word lines, respectively.

따라서 본 발명은 저장전극인 폴리실리콘 측벽전극(17)을 형성하기 전에 비트라인용 폴리사이드 층(10)을 먼저 형성하고, 폴리실리콘 측벽 전극(17)의 높이를 높게하여 캐패시터의 면적이증대되도록 함은 물론, 고밀도의 D램 셀의 제조가 가능하도록 하였다.Therefore, in the present invention, before forming the polysilicon sidewall electrode 17, which is a storage electrode, the polyside layer 10 for the bit line is first formed, and the height of the polysilicon sidewall electrode 17 is increased to increase the area of the capacitor. Of course, it was possible to manufacture a high-density DRAM cell.

또한 종래의 스택구조의 마스크 층 수와같은 마스크의 총수로서 공정이 가능하며, 다른 16메가, 64메가용 스택구조의 D램보다 제작이 용이하고 구조가 간단한 것임을 알 수 있다.In addition, it is possible to process as the total number of masks, such as the number of mask layers of the conventional stack structure, and it can be seen that the fabrication is easier and simpler than the DRAM of the other 16- and 64-mega stack structures.

Claims

Defining an activation region on the silicon substrate 1 by a method such as LOCOS or SWAMI, and forming a bit line polyside layer 10 after forming a transistor, and then forming a silicon nitride film 11 as an etch stop layer. Forming and forming a contact portion 15 between the source portion of the transistor and the storage electrode, and forming a grid-shaped oxide film 16 with a minimum line width, and forming a polysilicon sidewall electrode 17, Coating the liquid photosensitive film 18 and then etching the upper end of the polysilicon sidewall electrode 17, removing the photosensitive film 18, and forming the capacitor dielectric film 19 and the plate electrode 20. The D-RAM cell of the stack structure having a polysilicon sidewall electrode, characterized in that it is manufactured by.

The method according to claim 1, wherein the active region is defined on the silicon substrate 1 by a method such as LOCOS, SWAMI, etc., and after forming a transistor, a polyside layer 10 for bit lines is formed, and an etch stop layer Forming the silicon nitride film 11, etching and defining the contact region 15 between the source portion of the transistor and the storage electrode, and forming the grid-shaped oxide film 16 at its best width, and the polysilicon sidewall Forming an electrode 17, applying a liquid photosensitive film 18, and then etching the upper end of the polysilicon sidewall electrode 17, removing the photosensitive film 18, and removing the capacitor dielectric film 19 and a plate electrode ( 20) A method of manufacturing a DRAM cell of a stacked structure having a polysilicon sidewall electrode adapted to be manufactured by the steps of forming.

The method of claim 2, wherein the oxide film 16 is formed in a grid shape, and the polysilicon sidewall electrode 17 is formed using the oxide film 16, and then the photosensitive film 18 is coated and the polysilicon at the upper end is etched back to form a cell. A method for manufacturing a stacked DRAM cell having a polysilicon sidewall electrode which is electrically separated from a semiconductor device.

The polysilicon according to claim 2 or 3, wherein the polysilicon sidewall electrode 17 is formed by depositing polysilicon once in forming the charge storage electrode, and the polysilicon is made to simultaneously make contact with the source of the transistor. A method of manufacturing a stacked DRAM cell having silicon sidewall electrodes.