KR920003485Y1 - Voltage selection circuit for cga/ega monitor - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 고안에 의한 일실시예 회로도.1 is a circuit diagram of one embodiment according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
R1 내지 R9 : 저항 C1, C2 : 콘덴서R1 to R9: resistors C1, C2: capacitors
Q1, Q3 : npn형 트랜지스터 D1 : 다이오드Q1, Q3: npn type transistor D1: diode
Q2, Q4 : pnp형 트랜지스터 1 : 적분회로부Q2, Q4: pnp transistor 1: integrated circuit portion
2 : 제1스위칭부 3 : 제2스위칭부2: 1st switching part 3: 2nd switching part
4 : 제3스위칭부 5 : 제4스위칭부4: 3rd switching part 5: 4th switching part
6 : 필터 7 : 역전압 방지부6: filter 7: reverse voltage protection unit
8 : FBT8: FBT
본 고안은 컴퓨터에서 출력되는 CGA, EGA의 수직동기 신호(Vertical Sync Signal)를 적분(감지)하여 FBT의 전원을 절환하는 전압 회로에 관한 것이다.The present invention relates to a voltage circuit for switching the power of the FBT by integrating (detecting) the vertical sync signal of CGA and EGA output from a computer.
종래에는 컴퓨터의 신호를 2단으로 분리하여 사용하였으므로 구성회로가 복잡하고 생산가격이 높다는 단점을 내포하고 있었다.Conventionally, since the signal of the computer is used in two stages, the component circuit is complicated and the production price is high.
따라서 상기와 같은 결점을 제거하기 위해 안출된 본 고안은 CGA, EGA신호에 관계없이 모니터가 작동할 수 있도록 컴퓨터의 수직동기신호를 이용해 모니터의 FBT전원을 절환하는 전압절환4회로를 제공함에 그 목적을 두고 있다.Therefore, the present invention devised to eliminate the above drawbacks provides a voltage switching circuit for switching the FBT power supply of the monitor using the vertical synchronization signal of the computer so that the monitor can operate regardless of the CGA and EGA signals. Leave.
상기 목적을 달성하기 위해 본 고안은 수직 동기 신호를 입력하는 저항 양단에 콘덴서 및 저항을 병렬로 접속하여 구성된 적분회로부와, 상기 적분 회로부의 저항이 베이스가 연결되고, 제1전원(12V)에 콜렉터가 연결되고, 에미터가 접지된 npn형 트랜지스터로 구성된 제1스위칭부와, 상기 제1스위칭부의 제1트랜지스터의 콜렉터에 베이스가 연결되고 제1전원 에미터가 연결된 pnp형 트랜지스터로 구성된 제2스위칭부와, 상기 제2스위칭부의 트랜지스터 Q2의 콜렉터에 베이스가 연결되고 에미터가 접지로 연결된 npn형 트랜지스터로 구성된 제3스위칭부와, 상기 제3스위칭부의 제3트랜지스터의 콜렉터에 베이스가 연결되고 제3전원(71V)에 에미터가 연결된 pnp형 트랜지스터로 구성된 제4스위칭부와, 상기 제4스위칭부 트랜지스터의 콜렉터에 일단이 연결되고 타단은 접지된 콘덴서로 구성되는 필터와, 상기 제4스위칭부의 트랜지스터의 콜렉터에 캐소우드가 연결되고 제2전원(50V)에 애노우드가 연결된 다이오드로 구성된 역 전압 방지부와, 상기 제4스위칭부의 트랜지스터의 콜렉터에 연결된 FBT로 구성됨을 특징으로 한다.In order to achieve the above object, the present invention provides an integrated circuit unit configured by connecting a capacitor and a resistor in parallel to both ends of a resistor for inputting a vertical synchronization signal, and a resistor of the integrated circuit unit is connected to a base, and the collector is connected to the first power supply 12V. And a second switching device comprising a pnp-type transistor having a base connected to a collector of a first transistor of which the emitter is grounded and an emitter grounded, and a first power supply connected to a collector of the first transistor of the first switching part. A third switching unit comprising an npn type transistor having a base connected to the collector of transistor Q2 of the second switching unit and an emitter connected to ground, and a base connected to the collector of the third transistor of the third switching unit; A fourth switching unit composed of a pnp-type transistor having an emitter connected to a three power source 71V, and one end of the fourth switching unit transistor being connected to the collector; A stage includes a filter composed of a grounded condenser, a reverse voltage prevention unit including a diode connected to a collector of a transistor of the fourth switching unit, and an anode connected to a second power source (50V), and the fourth switching unit. It is characterized by consisting of FBT connected to the collector of the transistor.
이하 첨부한 도면을 참조하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안에 의한 일실시예 회로도로서 1은 적분회로부, 2는 제1스위칭부, 3은 제2스위칭부, 4는 제3스위칭부, 5는 제4스위칭부, 6은 필터, 7은 역전압 방지부, 8은 FBT이며 Q1과 Q3은 npn형 트랜지스터, Q2와 Q4는 pnp형 트랜지스터를 각각 나타낸다. 적분 회로부(1)는 컴퓨터로부터 수직 신호를 입력하는 저항(R1)양단에 적분 콘덴서(C1) 및 저항(R2)을 병렬로 접속되어 구성한다.1 is an embodiment circuit diagram according to the present invention, 1 is an integrated circuit unit, 2 is a first switching unit, 3 is a second switching unit, 4 is a third switching unit, 5 is a fourth switching unit, 6 is a filter, 7 Is a reverse voltage protection unit, 8 is FBT, Q1 and Q3 are npn transistors, and Q2 and Q4 are pnp transistors, respectively. The integrating circuit section 1 is configured by connecting the integrating capacitor C1 and the resistor R2 in parallel across the resistor R1 for inputting the vertical signal from the computer.
제1스위칭부(2)는 npn형 트랜지스터(Q1)를 구비하여 상기 저항(R1)에 베이스를 연결하고, 12V전원에 저항(R3)을 통해 콜렉터를 연결하고, 에미터는 접지시켜 구성한다.The first switching unit 2 includes an npn type transistor Q1 to connect a base to the resistor R1, a collector to a 12V power supply through a resistor R3, and an emitter to ground.
제2스위칭부(3)는 상기 트랜지스터(Q1)의 콜렉터에 저항(R4)을 통해 베이스를 연결함과 동시에 저항(R5)을 통해 12V 전원이 베이스에 인가 되도록 하며 에미터는 저항(R6)을 통해 12V 전원에 연결한 pnp형 트랜지스터(Q2)로 구성한다.The second switching unit 3 connects the base to the collector of the transistor Q1 through the resistor R4 and at the same time allows 12V power to be applied to the base through the resistor R5 and the emitter through the resistor R6. It consists of a pnp transistor Q2 connected to a 12V power supply.
제3스위칭부(4)는 npn형 트랜지스터(Q3)를 구비하여 상기 제2스위칭부(3)의 트랜지스터(Q2)의 콜렉터에 베이스를 연결하고, 에미터는 접지시켜 구성한다.The third switching unit 4 includes an npn type transistor Q3, which is connected to the base of the collector of the transistor Q2 of the second switching unit 3, and the emitter is grounded.
제4스위칭부(5)는 상기 트랜지스터(Q3)의 콜렉터에 베이스가 연결되고, 71V전원에 에미터가 연결된 pnp형 트랜지스터(Q4)로 구성한다. 필터(6)는 상기 트랜지스터(Q4)에 그 일단을 연결하고, 타단을 접지시킨 필터 콘덴서(C2)로 구성되며, 역 전압 방지부(7)는 상기 트랜지스터(Q4)의 콜렉터에 캐소우드를 연결하고 50V전원측에 애노우드를 연결한 다이오드(D1)로 형성된다.The fourth switching unit 5 includes a pnp-type transistor Q4 having a base connected to the collector of the transistor Q3 and an emitter connected to a 71V power supply. The filter 6 is composed of a filter capacitor C2 having one end connected to the transistor Q4 and the other end grounded, and the reverse voltage preventing unit 7 connects a cathode to the collector of the transistor Q4. And a diode D1 having an anode connected to the 50V power supply side.
FBT(8)는 상기 트랜지스터(Q4)의 콜렉터에 1차측을 연결한다.FBT 8 connects the primary side to the collector of transistor Q4.
상기한 바와같이 구성된 본 고안을 컴퓨터에서 출력하는 수직동기 신호의 모드에 따라 다음과 같이 전압절환 동작을 수행한다.According to the mode of the vertical synchronization signal output from the computer according to the present invention configured as described above performs a voltage switching operation as follows.
컴퓨터에서 출력되는 CGA 및 EGA의 수직동기 입력신호는 다음의(표1)과 같다.The vertical synchronization input signals of CGA and EGA output from the computer are as follows (Table 1).
[표1]Table 1
상기한 표(1)에서 나타낸 CGA모드의 수직 동기 입력 신호는 콘덴서 C1과 저항 R2로 구성된 적분회로부(1)를 지나면서 적분되어 네가티브(-)로 판독되며, 따라서 제1스위칭부(2)의 제1트랜지스터 Q1의 베이스를 로우(low)로 만든다. 이에 따라 트랜지스터 Q1은 동작하지 않으며 전위 12V는 제2스위칭(3)의 제2트랜지스터의 베이스에 걸려 제2트랜지스터 Q2의 콜렉터를 로우(low)로 만든다. 제2트랜지스터 Q2의 콜렉터가 로우가 됨에 따라 제3스위칭부(4)의 제3트랜지스터 Q3의 콜렉터는 하이(high)가 된다. 이에따라 제4스위칭(5)의 제4트랜지스터의 베이스는 하이가 되어 트랜지스터 Q4는 동작하지 않는다. 50V의 전위가 역전압 방지부(7)의 다이오드 D1을 거쳐 FBT(8)의 라인(line)8에 공급된다.The vertical synchronizing input signal of the CGA mode shown in the above table (1) is integrated as it passes through the integrating circuit section 1 composed of the capacitor C1 and the resistor R2, and is read as negative (-), and thus the first switching section 2 The base of the first transistor Q1 is made low. Accordingly, the transistor Q1 does not operate and the potential 12V is caught by the base of the second transistor of the second switching 3 to make the collector of the second transistor Q2 low. As the collector of the second transistor Q2 goes low, the collector of the third transistor Q3 of the third switching unit 4 becomes high. As a result, the base of the fourth transistor of the fourth switching 5 becomes high and the transistor Q4 does not operate. A potential of 50 V is supplied to line 8 of FBT 8 via diode D1 of reverse voltage prevention portion 7.
또한 상기 표1에서 나타낸 EGA모드의 수직 동기 입력 신호는 적분회로부(1)를 적분하여 포지티브(+)로 판독하며, 제1스위칭부(2)의 제1트랜지스터 Q1의 베이스를 하이로 만든다.In addition, the vertical synchronization input signal of the EGA mode shown in Table 1 integrates the integrated circuit unit 1 and reads it positive (+), and makes the base of the first transistor Q1 of the first switching unit 2 high.
이로 인해 제1트랜지스터 Q1의 콜렉터는 로우로 되고, 제2스위칭부(3)의 제2트랜지스터 Q2의 베이스도 로우로 된다.As a result, the collector of the first transistor Q1 goes low, and the base of the second transistor Q2 of the second switching unit 3 also goes low.
제2트랜지스터 Q2의 베이스가 로우로 되면 제2트랜지스터 Q2의 콜렉터는 하이가 되어 제3스위칭부(4)의 제3트랜지스터 Q3의 베이스는 하이가 된다. 이에따라 트랜지스터 Q3는 세츄레이션(Saturation)이 되고 제4스위칭부(5)의 제4트랜지스터 Q4의 베이스가 로우가 되어, 제4트랜지스터 Q4를 동작시키므로 71V전위는 FBT B+라인(line)8에 공급된다. 그리고 역전압 방지부(7)의 다이오드에 의해 71V전위는 50V전위 라인에 영향을 주지 않는다.When the base of the second transistor Q2 goes low, the collector of the second transistor Q2 becomes high and the base of the third transistor Q3 of the third switching unit 4 becomes high. As a result, the transistor Q3 becomes saturation and the base of the fourth transistor Q4 of the fourth switching unit 5 becomes low to operate the fourth transistor Q4, so that the 71V potential is supplied to the FBT B + line 8. . The 71V potential does not affect the 50V potential line due to the diode of the reverse voltage prevention unit 7.
상기한 바와같이 본 고안은 회로를 간단하게 구성하므로써 경제성을 높여줄뿐 아니라 멀티(multi)화 되고 모니터에 응용하여 사용 할 수 있다.As described above, the present invention not only increases economics by simply configuring a circuit, but also can be used in a multi-monitored application.
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