KR920001698Y1 - 출력전압 귀환회로의 전압스파이크 클램핑회로 - Google Patents

Abstract

내용 없음.

Description

출력전압 귀환회로의 전압스파이크 클램핑회로

제 1 도는 종래의 출력전압 귀환회로도.

제 2 도는 본 고안 출력전압 귀환회로의 전압스파이크 클램핑회로도.

제 3a 도 내지 b 도는 제 2 도의 각부 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 필터부 2 : 증폭기

3 : 인버터 AS₁, AS₂: 아날로그스위치

OP₁-OP₄: 연산증폭기 R₁-R₃: 저항

D₁-D₃: 다이오드 C₁, C₂: 콘덴서

본 고안은 전류형 인버터의 출력전압 귀환회로에 관한 것으로, 특히 출력전압에 포함되어 있는 고조파 스파이크(spike)전압을 제거하고 기본파 성분만을 귀환시키도록 한 출력전압 귀환회로의 전압스파이크 클램핑회로에 관한 것이다.

종래의 출력전압 귀환회로는 제 1 도에 도시한 바와같이, 인버터의 3상출력전압(U, V, W)을 3상전압변압기(11)를 통해 신호회로와 절연시킴과 동시에 원하는 레벨을 낮춘 3상리브리지다이오드(12)로 전파정류하여 직류값으로 변환하며, 이때 콘덴서(C₅₁), 저항(R₁)을 통해 인버터의 출력전압에 포함되어 있는 전압스파이크를 제거한 후 저항(R₅₁), (R₅₂), 가변저항(VR₅₁) 제너다이오드(ZD₅₁)을 통해 소정의 전압(VO₁)을 출력하게 되어있다.

그런데 상기와 같은 종래의 출력전압 귀환회로에 있어서는 정류시 전압스파이크가 발생되어 출력전압 귀환시 기본파이외의 고조파 성분의 전압이 포함되므로 정확한 출력전압 귀환이 이루어지지 않게되는 문제점이 있었다.

또한 전압스파이크를 제거하기 위해서 필터의 커트오프(cut off)주파수를 낮추면되나, 출력전압 귀환신호의 시간지연이 발생하여 시스템 안정도에 악영향을 미치게 되는 문제점이 있었다.

본 고안은 이와 같은 종래의 문제점을 해결하기 위하여, 출력 전압 귀환회로에 전압스파이크 클램프회로를 적용하여 고조파 스파이크 전압을 제거하고, 기본파 성분만을 귀환시킴으로써 필터의 커트오프 주파수를 높게 하면서 타임지연을 적게하도록 한 출력전압 귀환회로의 전압스파이크 클램핑회로를 안출한 것으로, 이하 첨부한 도면에 의해 상세히 설명한다.

제 2 도는 본 고안 출력전압 귀환회로의 전압스파이크 클램핑회로도로서 이에 도시한 바와같이, 인버터의 3상 출력전압(U, V, W)을 3상전압변압기(11)를 통해 강압한 후 3상브리지다이오드(12)를 통해 정류하고, 콘덴서(CS₁), 저항(R₅₁, R₅₂, VR₅₁) 및 제너다이오드(ZD₅₁)에 의해 전압스파이크를 제거하여 소정의 출력전압(VO₁)으로 출력하는 출력전압 귀환회로에 있어서, 저항(R₁-R₃), 콘덴서(C₁, C₂) 및 연산증폭기(OP₁)로 구성되어 상기 출력전압(VO₁)을 낮은 커트오프 주파수로 필터링하는 필터부(1)와, 저항(R₄-R₇), 연산증폭기(OP₂) 및 다이오드(D₁)로 구성되어 상기 필터부(1)의 출력을 증폭하는 증폭기(2)와, 저항(R₈), (R₉)을 각기 통하는 상기 출력전압(VO₁) 및 상기 증폭기(2)의 출력전압을 비교하는 연산증폭기(OP₃)와, 저항(R₁₀-R₁₃), 연산증폭기(OP₄) 및 다이오드(D₃)로 구성되어 상기 연산증폭기(OP₃)을 출력신호를 반전하는 인버터(3)와, 상기 인버터(3) 및 연산증폭기(OP₃)의 출력신호 제어를 각기 받아 상기 증폭기(2) 및 상기 출력전압(VO₁)을 각기 선택하여 최종출력전압(VO₂)으로 출력하는 아날로그스위치(AS₁), (AS₂)로 구성한다.

제 3a 도 내지 f 도는 제 2 도의 각부 파형도로서, 이 제 3 도의 파형도를 참조하여 본 고안의 작용효과를 상세히 설명하면 다음과 같다.

인버터의 3상출력전압(U, V, W)이 3상전압변압기(11)를 통해 강압되고, 3상브리지다이오드(12)에서 전파 전류되며, 콘덴서(C₅₁)에서 전압스파이크가 제거된 후 저항(R₅₁, R₅₂), 가변저항(VR₅₁) 및 제너다이오드(ZD₁)를 통해 제 3a 도에 도시된 바와같이 소정의 전압(VO₁)으로 출력된다. 이와같이 출력되는 출력전압(VO₁)은 필터부(1)의 저항(R₁), (R₂) 및 콘덴서(C₂)를 통해 연산증폭기(OP₁)의 비반전(+)측에 인가되고, 그 연산증폭기(OP₁)의 출력신호는 저항(R₃) 및 콘덴서(C₁)를 통해서 귀환되므로 낮은 커트오프 주파수로 필터링되어 그 필터부(1)에서 제 3b 도에 도시한 바와 같은 파형으로 변화되며, 이 필터부(1)의 출력신호는 증폭기(2)의 연산증폭기(OP₂)에서 제 3c 도에 도시한 바와같이 인버터 출력전압의 기본파의 피크치 정도로 증폭된후 다이오드(D₁)를 통해 아날로그스위치(AS₁)에 인가된다.

또한, 상기 연산증폭기(OP₂)의 출력신호는 저항(R₉)을 통해 연산증폭기(OP₃)의 비반전(+)측에 인가된 후 저항(R₈)을 통해 반전(-)측에 인가되는 상기 출력전압(VO₁)과 비교되고, 이에따라 그 연산증폭기(OP₃)에서 제 3d 도에 도시된 바와같은 파형신호가 출력되며, 이 파형신호는 다이오드(D₂)를 통해 아날로그스위치(AS₂)의 제어단자에 인가되고, 또한 그 파형신호는 인버터(3)의 저항(R₁₁)을 통해 연산증폭기(OP₄)의 반전(-)측에 인가되어, 그 연산증폭기(OP₄)에서 제 4e 도에 도시된 바와같이 반전된 후 다이오드(D₃)를 통해 아날로그스위치(AS₁)에 제어단자에 인가된다.

그런데, 아날로그스위치(AS₁), (AS₂)는 그의 제어단자에 고전위신화 인가될때 도통되므로 상기 연산증폭기(OP₃)에서 고전위 신호가 출력될때 아날로그스위치(AS₂)가 도통되어, 출력전압(VO₁)이 그 아날로그스위치(AS₂)를 통해 출력되고, 연산증폭기(OP₃)에서 저전위 신호가 출력될때 아나로그스위치(AS₁)가 도통되어, 증폭기(2)의 출력신호가 아날로그스위치(AS₁)를 통해 출력되며, 이에따라, 최종출력전압(VO₂)은 제 3f 도에 도시한 바와같이 전압스파이크를 클램핑한 출력으로 된다.

즉, 출력전압 귀환회로의 출력전압(VO₁)이 기본파의 피크치보다 크면 연산증폭기(OP₃)에서 저전위 신호가 출력되어 인버터(3)에서 고전위 신호가 출력되므로 아날로그스위치(AS₁)가 도통되어 연산증폭기(OP₂)의 출력인 기본파의 피크치를 선택하고, 기본파의 피크치가 출력전압 귀환회로의 출력전압(VO₁)보다 크면 연산증폭기(OP₃)에 고전위 신호가 출력되므로 아날로그스위치(AS₂)가 도통되어 출력전압 귀환회로의 출력전압(VO₁)을 선택하여 출력하게 되고, 이에따라 전압스파이크가 클램핑된 파형이 얻어지는 것이다.

이상에서 상세히 설명한 바와같이 본 고안은 전압스파이크회로를 사용하여 필터의 커트오프 주파수로 높게하고 타임지연을 적게하므로 시스템의 안정도를 높게할 수 있는 효과가 있다.

Claims (1)

1. 인버터 3상출력전압(U, V, W)이 3상전압변압기(11)를 통해 강압되고, 3상브리지다이오드(12)를 통해 정류된 후 전압스파이크가 제거되어 출력되는 출력전압 귀환회로에 있어서, 상기 출력전압 귀환회로의 출력전압을 낮은 커트오프 주파수로 필터링하는 필터부(1)와, 이 필터부(1)의 출력을 증폭하는 증폭기(2)와, 상기 출력 전압 귀환회로의 출력전압과 상기 증폭기(2)의 출력전압을 비교하는 연산증폭기(OP₃)와, 이 연산증폭기(OP₃)의 출력신호를 반전하는 인버터(3)와, 이 인버터(3) 및 연산증폭기(OP₃)의 출력신호 제어를 각기 받아 상기 증폭기(2) 및 상기 출력전압 귀환회로의 출력전압을 각기 선택하여 출력하는 아날로그스위치(AS₁), (AS₂)로 구성하여 된 것을 특징으로 하는 출력전압 귀환회로의 전압스파이크 클램핑회로.