Claims (2)
반전 게이트(G5 - G6)를 통해 반전된 클럭신호(CLK1)에 동기되어 입력되는 데이타(Din)를 시프트시키는 시프트 레지스터(10)와, 입력 신호(11, 12)를 디코딩하여 래치회로부(30)의 래치(L1 - L4)중 하나를 선택하기 위한 신호를 발생하는 디코더(20)와, 반전 게이트(G1-G4)를 통하여 반전된 상기 디코더(20)의 출력신호(O1, O2, O3, O4)에 동기되어 상기 시프트 레지스터(10)의 출력신호를 래치하는 래치(L1-L4)로 구성되는 래치회로부(30)와, 반전 게이트(G19)를 통한 클럭신호(CLK2)에 동기되어 상기 시프트 레지스터(10)의 출력신호(Q)를 래치시키는 래치(L5)의 출력신호(Q5)와 반전 게이트(G20, G21)를 통한 데이타 인에이블신호(EN)를 낸드 게이트(G8)의 입력으로 하여 선택회로부(50)에 인에이블신호를 발생하는 인에이블 신호 발생부(40)와, 상기 래치회로부(30)의 래치(L1-L4)출력과 상기 인에이블 신호발생부(40)의 출력을 입력하여 발광 다이오드 어레이의 특성에 맞는 구동전류를 선택하기 위한 선택회로부(50)및 상기 선택회로부(50)의 출력을 조합하여 출력단(OUT)를 통하여 구동전류를 출력하는 조합구동회로부(60)로 이루어지는 것을 특징으로 하는 발광 다이오드 어레이 구동회로.The latch circuit unit 30 decodes the shift register 10 for shifting the data Din which is input in synchronization with the clock signal CLK1 inverted through the inversion gates G5-G6, and the input signals 11 and 12. Decoder 20 for generating a signal for selecting one of the latches L1 to L4, and output signals O1, O2, O3, and O4 of the decoder 20 inverted through the inverting gates G1 to G4. Latch circuit section 30 comprising latches L1-L4 for latching the output signal of the shift register 10 in synchronization with the < RTI ID = 0.0 > 1, < / RTI > The output signal Q5 of the latch L5 latching the output signal Q of (10) and the data enable signal EN through the inversion gates G20 and G21 are selected as the inputs of the NAND gate G8. An enable signal generator 40 for generating an enable signal to the circuit unit 50, the latch L1-L4 output of the latch circuit unit 30, and the The driving current is output through the output terminal OUT by combining the output of the selection circuit unit 50 and the output of the selection circuit unit 50 for inputting the output of the signal generator 40 to select a driving current suitable for the characteristics of the LED array. The LED array driving circuit, characterized in that consisting of a combination driving circuit unit 60 for outputting.
제1항에 있어서, 상기 선택회로부(50) 및 조합구동 회로부(60)는 상기 래치(L1-L4)의 출력(G1-G4)과 반전게이트(G9)를 통한 인에이블 신호가 낸드 게이트(G10-G13)에 각각 인가되고, 인 낸드게이트(G10-G13)의 출력 및 반전 게이트(G15-G18)를 통한 반전 출력이 트랜지스터(M1-M3), (M4-M6),(M7-M9),(M10-M12)의 게이트 단자에 인가되며, 상기 인에이블신호 및 그의 반전된 신호가 트랜지스터(M13-M15)의 게이트에 인가되어서, 이 트랜지스터들의 구동에 따라 조합구동부(60)의 트랜지스터(D0-D4)가 구동되고 그의 구동에 따라 조합된 구동전류가 출력단(OUT)을 통하여 출력되도록 연결되어지는 것을 특징으로 하는 발광 다이오드 어레이 구동회로.The NAND gate G10 of claim 1, wherein the selection circuit unit 50 and the combination driving circuit unit 60 enable signals through the outputs G1-G4 and the inversion gate G9 of the latches L1-L4. -G13), respectively, and the outputs of the in NAND gates G10-G13 and the inverted outputs through the inversion gates G15-G18 are transistors M1-M3, M4-M6, M7-M9, The enable signal and its inverted signal are applied to the gates of the transistors M13-M15, and are applied to the gate terminals of the M10-M12, and the transistors D0- of the combination driving unit 60 are driven according to the driving of the transistors. D4) is driven, and the combined driving current is connected so as to be output through the output terminal OUT according to the driving thereof.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.