Claims (3)
프로세서(1)의 전송을 의뢰받아 시스템 버스(3)를 통하여 전송을 수행하고 그 결과를 프로세서(1)로 알려주는 데이터 전송버스 요청기(2)와, 데이터 전송버스 요청기(2)로 부터의 전송정보를 받아 메모리(4)로 해당동작을 의뢰하고 그 결과를 데이터 전송버스 요청기(2)로 전송하는 데이터 전송버스 응답기(5)를 구성됨을 특징으로 하는 다중 처리기 시스템에서의 데이터 전송버스.From the data transmission bus requester (2) and the data transmission bus requester (2) for requesting the transmission of the processor 1 to perform the transmission through the system bus (3) and inform the processor 1 of the result. Data transmission bus in a multi-processor system, characterized in that it comprises a data transmission bus responder (5) which receives the transmission information of the memory 4 and requests a corresponding operation to the memory 4 and transmits the result to the data transmission bus requester (2). .
제1항에 있어서, 프로세서(1)와 연결된 데이터 전송버스 요청기(2)는 전송형태를 생성하는 전송형태 엔코더(11)와, 어드레스를 번역하여 어드레스 영역을 생성하는 어드레스 영역 엔코더(12)와, 패리티 신호를 생성하는 패리티 제너레이터(13)와, 슬롯 어드레스를 읽고 어드레스 택을 생성하는 슬롯 어드레스 번역기(14)와, 어드레스 신호를 구동하는 어드레스 버스 드라이버(15)와, 주변장치들을 제어하는 상태기(17)와, 패리티 신호를 검출하거나 생성하는 패리티 검출발생부(18)와, 상태 버스를 수신하는 상태버스 리시버(19)와, 데이터 택을 수신하는 데이터 택 리시버(20)와 데이터 택을 비교하는 데이터 택 비교기(21)와, 주변장치의 제어용 정보를 저항하는 콘트롤 레지스터(22)와, 주변장치의 상태에 대한 정보를 저장하는 상태 레지스터(23)들로 구성한 다중 처리기 시스템에서의 데이터 전송버스.The data transmission bus requester (2) connected to the processor (1) comprises: a transmission type encoder (11) for generating a transmission type, an address area encoder (12) for generating an address area by translating an address; A parity generator 13 for generating a parity signal, a slot address translator 14 for reading a slot address and generating an address tag, an address bus driver 15 for driving an address signal, and a state machine for controlling peripheral devices. (17), a parity detection generator 18 for detecting or generating a parity signal, a state bus receiver 19 for receiving a state bus, and a data tag 20 for receiving a data tag and a data tag. A data tag comparator 21, a control register 22 for resisting control information of the peripheral device, and a status register 23 for storing information about the state of the peripheral device. Data bus systems in Rigi.
제1항에 있어서, 메모리(4)와 연결된 데이터 버스전송 버스 응답기(5)는 어드레스 신호를 비교하는 어드레스 버스 비교기(5)는 어드레스 신호를 비교하는 어드레스 버스 비교기(13)와, 슬롯 어드레스를 비교하는 슬롯 어드레스 비교기(32)와, 어드레스 신호의 전송형태를 번역하는 어드레스 형태 번역기(33)와, 어드레스 신호의 패리티를 검출하는 패리티 검출기(34), 데이터 택을 구동하는 데이터 택 구동부(35)와, 어드레스 신호를 수신하는 어드레스 리시버(36)와, 주변장치들을 제어하는 상태기(37)와, 데이터 신호를 구동하거나 수신하는 데이터 버스 트랜시버(38)와, 패리티 신호를 검출하거나 생성하는 패리티 발생 검출부(39)와, 주변장치의 제어용 정보를 저장하는 콘트롤 레지스터(40)와, 주변장치의 상태에 대한 정보를 저장하는 상태 레지스터(41)들로 구성한 다중처리기 시스템에서의 데이터 전송버스.The data bus transmission bus responder 5 connected to the memory 4 includes: an address bus comparator 5 for comparing address signals; an address bus comparator 13 for comparing address signals; and a slot address. A slot address comparator 32, an address type translator 33 for translating the transmission form of the address signal, a parity detector 34 for detecting parity of the address signal, a data tag driver 35 for driving the data tag, An address receiver 36 for receiving an address signal, a state machine 37 for controlling peripheral devices, a data bus transceiver 38 for driving or receiving a data signal, and a parity generation detector for detecting or generating a parity signal (39), a control register 40 for storing information for controlling the peripheral device, and a status register 41 for storing information about the state of the peripheral device. Data transfer bus in a multiprocessor system.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.