Claims (2)
합성영상신호를 디지탈 변환하는 A/D컨버터(1)에서 출력되는 신호를 두개의 라인메모리(2) (3)에 저장하고, 저장된 신호를 동기분리를 거친 어드레스 발생기(17)의 어드레스를 카운타로 독출할때 버퍼를 거쳐 업카운타로 독출하든가 나트게이트를 거쳐 다운카운타로 독출하든가를 선택하기 위해 각 필드마다 수직귀선기간동안에 송신되는 데이타를 수신하고 그 데이타를 슬리이스 하고 데이타 램(8)에 기억시켜 마이크로 프로세서로 라인 메모리(12)에 인가하고, 각 데이타에 해당하는 지점에서 휘도 레벨을 결정하기 위해 라인 메모리(12)에서 특정지점(P1, P2)에 해당하는 MSB를 취하여 래치한 다음, MSB가 "1"이면 버퍼(13)를 인에이블시켜 카운타(15)를 업카운타로하여 수평주사선을 노말 스캔하고, MSB가 "0"이면 나트게이트(14)를 인에이블시켜 카운타(15)를 다운카운타로 하여 수평주사선을 리버스 스캔하여 이루어지는 것을 특징으로 하는 라인리버싱에 의한 영상신호 스크램블링 방법.The signal output from the A / D converter 1 for digitally converting the composite video signal is stored in two line memories 2 and 3, and the address of the address generator 17, which has undergone synchronization separation, is counted. In order to select whether to read up through the buffer or up counter through the natgate when reading, receive data transmitted during the vertical retrace period in each field, slicing the data and data RAM (8). To the line memory 12 by the microprocessor, and take and latch the MSB corresponding to the specific points P1 and P2 in the line memory 12 to determine the luminance level at the point corresponding to each data. If the MSB is "1", the buffer 13 is enabled, the counter 15 is up-counted, and the horizontal scan line is normally scanned. If the MSB is "0", the nat gate 14 is enabled to enable the counter 15. Down Cloud Taro to video signal scrambling method by the line reversing, characterized in that the horizontal scanning lines obtained by the reverse scan.
통상의 합성영상신호 스크램블 장치에 있어서, 합성영상신호의 데이타를 추출하는 데이타 슬라이서(7)와, 이 데이타를 저장하는 데이타 램(8)과, 이 데이타를 아 라인메모리(12)에 어드레스를 제공하는마이크로 프로세서(9)와, 마이크로 프로세서(9)에서 어드레스를 제공받아 그 어드레스에 해당하는 MSB를 발생시키는 라인메모리(12)와, 라인메모리(12)에서 출력되는 특정 어드레스의 MSB에 의해 래치 신호를 출력하는 래치회로(16)와, 라인메모리(12)의 출력인 특정 어드레스의 MSB에 의해 제어되는 버퍼(13)과 나트게이트(14)와, 상기 버퍼(13)와 나트게이트(14)에 제공된 MSB에 의해 업카운팅 하거나 다운카운팅하는 어드레스 발생기(17)에 연결된 카운터(15)를 포함하여 구성된 것을 특징으로 하는 라인 리버싱에 의한 영상신호 스크램블링 방법.In a conventional composite video signal scrambler, a data slicer (7) for extracting data of a composite video signal, a data RAM (8) for storing the data, and an address to the sub-line memory (12) are provided. The latch signal is generated by the microprocessor 9, the line memory 12 that receives an address from the microprocessor 9 and generates an MSB corresponding to the address, and the MSB of a specific address output from the line memory 12. To the latch circuit 16 and the buffer 13 and the natgate 14 controlled by the MSB of the specific address which is the output of the line memory 12, and the buffer 13 and the natgate 14, respectively. And a counter (15) coupled to an address generator (17) for up or down counting by a provided MSB.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.