KR910005184A - 뉴로컴퓨터를 위한 병렬 순입력 합산장치의 구조(Parallel Net-input Summation Architecture for Neuro-computer) - Google Patents
뉴로컴퓨터를 위한 병렬 순입력 합산장치의 구조(Parallel Net-input Summation Architecture for Neuro-computer) Download PDFInfo
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내용 없음
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본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
Claims (7)
- 뉴로컴퓨터의 물리적처리기를 구현함에 있어서 연결선과 관련된 3가지 종류의 데이타(연결도데이타, 망구데이타, 상태값데이타)를 저장하고 뉴론의 번호를 입력으로 하여 그 뉴론의 복수개(n개)의 연결선에 관계된 데이타를 동시에 병렬로 출력할 수 있는 메모리의 구조와, 이 메모리로 부터 얻어지는 병렬데이타를 입력으로 하여 순입력을 계산하는 계산장치(Summer)의 구조.
- 제1항에 있어서, 뉴론의 연결선의 수 nj가 메모리가 출력하는 연결선의 수 n보다 클때에는 nj개의 연결선은 n과 같거나 작은 수의 연결선의 부분집합으로 나누어 각각의 부분집합을 별개의 뉴론으로 가정하고 따로 저장한다.밑줄친 부분과 같은 조건 하에서 데이타의 저장 방법.
- 제1항에 있어서 메모리의 내용은 다음과 같다.연결도데이타를 저장하는 연결도메모리는 n개의 독립적인 메모리로 구성되며 i=1∼n인 모든 i에 대하여 i번째의 연결도메모리를 MWi라 할때 이 메모리는 다음 순서집합에서 표현되는 바와 같은 내용의 데이타를 저장한다.MWi={MWi〔j〕｜〉inj이면 0 그렇지 않으면 j번째 뉴론의 i번째 연결선의 연결도, j=1∼m}망구조데이타를 저장하는 망구조메모리는 독립적인 메모리로 구성되며 i=1∼n인 i에 대하여 i번째의 망구조메모리를 MMi라 할때 이 메모리는 다음 순서집합에 의해 표현되는 바와 같은 내용을 담는다.MWi={MMi〔j〕｜i〉nj이면 don't-care 그렇지 않으면 j번째 뉴론의 i번째 연결선에 연결된 뉴론의 번호(이 번호의 범위는 1∼M),j=1∼m} 뉴론의 상태값데이타를 저장하는 상태값메모리는 같은 내용을 가진 n개의 메모리로 이루어진다. i=1∼n인 모든 i에 대하여 i번째 상태값 메소리리를 MXi라 할때 이 메모리의 내용은 다음 순서집합에서 표현되는 바와 같은 내용을 담는다. MXi new는 그림3과 같이 연결되어 모든 MX가 항상 같은 내용을 유지한다.MXi={MXi〔k〕｜k번째 뉴론의 상대값, k=1∼M} 이와 같은 연결도, 망구조, 상태값메모리의 구성방법.
- 제3항에 있어서 i=1∼n인 모든 i에 대하여 MWi,MMi,MXi는 하나의 메모리그룹(DSi)를 형성하며 MWi과 MMi의 번지입력은 서로 연결되어 DSi의 입력이 된다. MMi의 데이타출력은 MXi의 번지입력과 연결된다. MXi와 Mwi의 데이타출력은 DSi의 출력이 된다(그림4(a)) 모든 DS의 입력은 서로 연결되어 메모리 전체의 입력이 된다. 모든 DS의 출력은 메모리 전체의 출력이 된다.(그림4(b)) 이와 같은 메모리의 연결방법.
- 제1항에서의 합산기(Summer)는 디지탈합산기 또는 아나로그합산기의 두가지가 대체적으로 (alternatively)사용될 수 있다.
- 제5항에서 Digital Summer는 n개의 곱셈기와 n∼1개의 덧셈기로 구성된다. n개의 연결도-상태값 쌍은 n개의 곱셈기로 각각 입력되고 n개의 곱셈기의 출력은 트리(tree)모양의 계층적 구조를 한일련의 덧셈기에 주어진다. (그림5)Digital Summer의 구조
- 제5항에서 디지탈 합산기를 대신할 수 있는 아나로그합산기는 다음과 같이 구성한다.n개의 연결도-상태값 쌍(따라서 2n개의 데이타)은 2n개의 디지탈-아나로그-변환기(DAC)를 통해 각각이 아나로그값으로 변환되고 2n개의 DAC출력은 n개의 아나로그곱셈기의 입력으로 입력된다. n개의 아나로그곱셈기의 출력은 모두가 1개의 덧셈기의 입력으로 입력되며 덧셈기의 출력은 아나로그-디지탈-변환기(ADC)를 통해 디지탈값으로 변환되어 합산기의 출력이 된다(그림6).이와 같은 아나로그합산기의 구성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890011488A KR910005184A (ko) | 1989-08-12 | 1989-08-12 | 뉴로컴퓨터를 위한 병렬 순입력 합산장치의 구조(Parallel Net-input Summation Architecture for Neuro-computer) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890011488A KR910005184A (ko) | 1989-08-12 | 1989-08-12 | 뉴로컴퓨터를 위한 병렬 순입력 합산장치의 구조(Parallel Net-input Summation Architecture for Neuro-computer) |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR910005184A true KR910005184A (ko) | 1991-03-30 |
Family
ID=68084506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890011488A KR910005184A (ko) | 1989-08-12 | 1989-08-12 | 뉴로컴퓨터를 위한 병렬 순입력 합산장치의 구조(Parallel Net-input Summation Architecture for Neuro-computer) |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910005184A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102664832B1 (ko) * | 2023-12-30 | 2024-05-10 | 주식회사 화진시스템 | 이동거리 조절 가능한 프레스 금형 교체장치 |
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1989
- 1989-08-12 KR KR1019890011488A patent/KR910005184A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102664832B1 (ko) * | 2023-12-30 | 2024-05-10 | 주식회사 화진시스템 | 이동거리 조절 가능한 프레스 금형 교체장치 |
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