KR910004187B1 - Memory device consist of 3 transistors using i bit line and/word line - Google Patents

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Abstract

In the memory cell comprising the three transistor by using one bit line and one word line, a capacitor (C1) terminal is connected to a gate of MOS transistor (M1) and also to a source of MOS transistor (M3). The another terminal of capacitor (C1) and a source of M1 are connected to the substrate bias. The drain of M1 is connected to the source of M2. The drain of M2 and M3 is connected to the bit line, and the gate of M2 and M3 is connected to the word line. The threshold voltage of M3 is set higher than that of M2. The electric potential of word line is higher than the threshold voltage of M3 in the case of reading of information.

Description

1개의 비트선과 1개의 워드선을 사용한 3개의 트랜지스터로 구성된 기억소자Memory element consisting of three transistors using one bit line and one word line

제 1 도는 본 발명의 구조도.1 is a structural diagram of the present invention.

제 2 도는 종래 기술의 1개의 트랜지스터와 1개의 커피시터로 구성된 기억소자의 회로도.2 is a circuit diagram of a memory device composed of one transistor and one coffee sheet of the prior art.

제 3 도는 종래 기술의 2개의 비트선과 2개의 워드선을 사용하며 3개의 트랜지스터로 구성된 기억소자의 회로도.FIG. 3 is a circuit diagram of a memory device using three transistors and using two bit lines and two word lines of the prior art.

제 4 도는 종래 기술의 1개의 비트선과 2개의 워드선을 사용하며 3개의 트랜지스터로 구성된 기억소자의 회로도.4 is a circuit diagram of a memory device comprising three transistors, using one bit line and two word lines in the prior art.

제 5 도는 종래 기술의 2개의 비트선과 1개의 워드선을 사용하며 3개의 트랜지스터로 구성된 기억소자의 회로도.Fig. 5 is a circuit diagram of a memory device using three transistors and using two bit lines and one word line in the prior art.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

C1: 커패시터 C2: 기생커패시터C 1 : Capacitor C 2 : Parasitic Capacitor

M1,M2,M3: 트랜지스터 DI,DO : 비트선M 1 , M 2 , M 3 : Transistor DI, DO: Bit line

WE,RE,지 : 워드선WE, RE, G: word line

본 발명은 1개의 비트선(bit line)과 1개의 워드선(word line)을 사용한 3개의 트랜지스터로 구성된 기억소자(memory cell)에 관한 것이다.The present invention relates to a memory cell composed of three transistors using one bit line and one word line.

종래 기술의 기억소자는 제 2 도에 도시한 바와 같이 1개의 트랜지스터와 1개의 커패시터(capacitor)로 구성된 구조(R. H Dennard, "Field-dffect transistor memory. " U.S, patent 3 387 286, June 4, 1968 참조)를 사용하고 있다.The memory device of the prior art has a structure consisting of one transistor and one capacitor (R. H Dennard, "Field-dffect transistor memory." US, patent 3 387 286, June 4, as shown in FIG. , 1968).

이러한 구조의 기억소자에서 기억되어 있는 논리값 1의 정보를 읽어낼때에는, 트랜지스터 M1을 열어 커패시터 C1에 재분포시킴으로써 비트선을 전위가 높아지게 한다.When reading the information of the logic value 1 stored in the memory element having such a structure, the potential of the bit line is increased by opening the transistor M 1 and redistributing it to the capacitor C 1 .

그러나, 비트선의 기생 커피시터 C2의 용량은 커패시터 C1의 용량보다 크므로, 전하가 재분포된 후의 비트선의 전위는 트랜지스터 M1이 열리기 전에 커패시터 C1에 걸리는 전위보다 낮다.However, since the capacitance of the bit line parasitic coffee sheet C 2 is larger than that of the capacitor C 1 , the potential of the bit line after charge redistribution is lower than the potential applied to the capacitor C 1 before the transistor M 1 is opened.

또 이러한 구조의 기억소자에서 기억되어 있는 논리값 0이 정보를 읽어낼때에는, 트랜지스터 M1을 열어 대기(standby)상태에서 커패시터 C2에 저장되어 있던 전하를 커패시터 C1과 C2에 재분포시킴으로써 비트선의 전위가 낮아지게 한다.When the logical value 0 stored in the memory device having such a structure reads information, the transistor M 1 is opened to redistribute the charge stored in the capacitor C 2 to the capacitors C 1 and C 2 in a standby state. The potential of the bit line is lowered.

그러나, 비트선의 전위는 0볼트(volt)까지 낮아지지는 않고, 대기상태에서의 비트선 전위의 C2/(C1+C2)배까지만 낮아진다.However, the potential of the bit line is not lowered to 0 volts, but only to C 2 / (C 1 + C 2 ) times of the bit line potential in the standby state.

상기 설명으로부터 논리값 1을 읽은 차후의 비트선의 전위와 논리값 0을 읽은 직후의 비트선 전위의 차이가 소폭이기 때문에, 종래 기술의 기억소자는 높은 감지도를 갖는 감지종폭회로를 필요로 한다는 것을 알 수 있다.Since the difference between the potential of the subsequent bit line after reading logic value 1 and the bit line potential immediately after reading logic value 0 from the above description is small, it is noted that the memory element of the prior art requires a sensing longitudinal circuit having a high sensitivity. Able to know.

그리고, 종래 기술의 기억소자의 커패시터는 트렌치(trench)구조로 많이 구현되는데, 이는 그 공정이 복잡하며 트렌치 구조의 바닥 모서리에서의 절연물의 신뢰도가 낮다는 점 등의 문제점을 갖고 있다.In addition, the capacitor of the memory device of the prior art is implemented in a trench (trench) structure, which has a problem that the process is complicated and the reliability of the insulation at the bottom edge of the trench structure is low.

한때 제한되었던 2개의 비트선과 2개의 워드선을 사용하며 3대의 트랜지스터로 구성된 기억소자는 제 3 도에 도시되어 있다.A memory device consisting of three transistors using two bit lines and two word lines, which were once limited, is shown in FIG.

(K. U. Stein, A. Sihing, and E. Doering, "Storage array and sense/refresh circuit for single-transistor memory cells, " IEEE J. Solid-State Circuits, vol. SC-7, pp. 336-340, Oct. 1972 참조).(KU Stein, A. Sihing, and E. Doering, "Storage array and sense / refresh circuit for single-transistor memory cells," IEEE J. Solid-State Circuits, vol. SC-7, pp. 336-340, Oct (1972).

이 경우에, 정보를 커패시터 C1에 저장할 때에는 정보를 쓰게 하는 워드선(WE선)의 전위를 높게 하여 정보를 쓰는 비트선(DI선)에 실린 정보를 기억시키며, 정보를 읽을 때에는 정보를 읽게하는 워드선(RE선)의 전위를 높게하여, 커패시터 C1에 저장되어 있는 정보에 따라 정보가 실리는 비트선(DO선)의 기생 커패시터 C2에 충전되어 있던 전하를 그대로 유지시키거나 능동적으로 트랜지스터 M1, M2를 통해 방전시킨다.In this case, when the information is stored in the capacitor C 1 , the potential of the word line (WE line) for writing the information is increased to store the information carried on the bit line (DI line) for writing the information, and to read the information when reading the information. The potential of the word line (RE line) is increased to maintain or actively maintain the charge charged in the parasitic capacitor C 2 of the bit line (DO line) on which the information is loaded according to the information stored in the capacitor C 1 . Discharge through transistors M 1 and M 2 .

따라서, 이러한 기억소자는 종래 기술의 1개의 트랜지스터와 1개의 커패시터로 구성된 기억소자에서와 같이 커패시터의 비율로 전하를 재분포시키는 방법을 쓰는 경우보다 논리폭이 크다는 장점을 갖는다.Therefore, such a memory device has an advantage that the logic width is larger than in the case of using a method of redistributing charges at the ratio of capacitors as in the memory device having one transistor and one capacitor of the prior art.

그러나 제 3 도에 도시한 바와 같이 이러한 기억소자는 2개의 비트선과 2개의 워드선을 필요로 하므로 집적도를 높게할 수 없다는 단점을 갖는다.However, as shown in FIG. 3, such a memory device requires two bit lines and two word lines, and thus has a disadvantage in that the degree of integration cannot be increased.

이러한 기억소자를 개량한 것으로서 제 4 도 및 제 5 도에 도시한 바와 같이 비트선이나 워드선의 수를 1개 줄인 것이 있다.As an improvement of such a memory element, as shown in FIGS. 4 and 5, the number of bit lines and word lines is reduced by one.

(L.M. Terman, "MOSFET memory circuits, "Proc. IEEE, vol. 59, pp. 1044-1058, July 1971 참조)(See L.M. Terman, "MOSFET memory circuits," Proc. IEEE, vol. 59, pp. 1044-1058, July 1971).

이것들은 1개의 비트선과 2개의 워드선을 갖는 기억소자의 경우, 제 3 도에서의 정보를 쓰는 비트선(DI선)과 정보가 실리는 비트선(DO선)이 1개의 비트선(BL)으로 합쳐졌다는 점외에는, 그 동작원리는 제 3 도의 경우와 동일하다.In the case of the memory element having one bit line and two word lines, the bit line (DI line) for writing the information in FIG. 3 and the bit line (DO line) for carrying the information are one bit line (BL). The operation principle is the same as that in FIG.

제 5 도의 종래 기술이 2개의 비트선과 1개의 워드선을 갖는 기억소자의 경우는 제 3 도에서의 정보를 쓰게하는 워드선(WE선)과 정보를 읽게하는 워드선(RE선)이 1개의 워드선(WL)으로 합쳐진 것이다.In the case of the memory device having two bit lines and one word line, the conventional art of FIG. 5 has one word line (WE line) for writing information in FIG. 3 and one word line (RE line) for reading information. It is combined with the word line WL.

저장되어 있는 정보를 읽을 때에는, 워드선(WL)에 MOSFET의 문턱전압의 한배보다는 높고 두배보다는 낮은 전위를 가한다. 그러면, 커패시터 C2에 충전되어있던 전하는 커패시터 C1의 정보에 따라 트랜지스터 M1, M2를 통해 방전되거나 또는 그대로 남아있게 된다.When reading the stored information, a potential higher than one and less than twice the threshold voltage of the MOSFET is applied to the word line WL. Then, it is possible according to the information in the capacitor C 1 charges that have been charged in the capacitor C 2 transistors M 1, M 2 via the discharge, or left intact.

이때 트랜지스터 M3의 게이트와 소오스간의 전위차는 문턱전압 보다 약간 높거나 그 이하인데, 소오스로 전류가 흘러들어온 경우에는 그 전위가 높아지므로 게이트와 소오스간의 전위차이가 작아져 더 이상의 정보 왜곡이 일어나지 않는다.At this time, the potential difference between the gate and the source of the transistor M 3 is slightly higher or lower than the threshold voltage. When a current flows into the source, the potential becomes high, so that the potential difference between the gate and the source becomes small so that no further information distortion occurs.

정보를 쓸때에는 워드선(WL)에 문턱전압의 두배 이상되는 전위를 주어 비트선(DI선)에 실린 정보를 커패시터 C1에 넣는다.When writing information, the word line WL is given a potential that is more than twice the threshold voltage, and the information carried on the bit line DI line is put in the capacitor C 1 .

그런, 제 4 도 및 제 5 도의 경우에도, 역시 1개의 기억소자에 연결된 비트선과 워드선의 수가 도합 3개이므로, 제 2 도의 경우에 비해 집적도를 높게 할 수가 없다.Even in the case of FIGS. 4 and 5, since the number of bit lines and word lines connected to one memory element is three in total, the degree of integration cannot be made higher than in the case of FIG.

또한 제 5 도의 경우에는 정보를 읽을 때에 트랜지스터 M3의 누설전류 때문에 정보 왜곡의 위험성이 존재한다.In addition, in FIG. 5, there is a risk of information distortion due to the leakage current of the transistor M 3 when reading information.

이는 트랜지스터 M2와 M3의 문턱전압이 비슷하다는 점 때문에 더욱 그러하다.This is especially true because the threshold voltages of transistors M 2 and M 3 are similar.

본 발명은 이상에서 고찰한 장점만을 살린 새로운 고 집적용 기억소자를 제공한다.The present invention provides a novel high integration memory device utilizing only the advantages discussed above.

본 발명의 목적은 비트선과 워드선을 1개씩만 사용하여 그 차지하는 면적을 작게 유지하면서도, 감지증폭기가 동작되기 전에 읽혀진 정보의 논리폭이 종래 기술의 고 집적용 기억소자의 논리폭보다 큰 기억소자를 제공하는 것이다.An object of the present invention is to use a bit line and a word line only one by one, while maintaining a small area, while the logic width of the information read before the detection amplifier is operated is larger than the logic width of the conventional high integration memory device. To provide.

본 발명의 다른 목적은 정보를 저장하는 커패시터의 용량이 종래 기술의 고 집적용 기억소자의 커패시터 용량보다 작아 이 커패시터 면(plate)의 면적이 작은 기억소자를 제공하는 것이다.It is another object of the present invention to provide a memory device having a small area of the capacitor plate, in which the capacity of the capacitor for storing information is smaller than that of the conventional high integration memory device.

본 발명의 또 다른 목적은 정보를 읽을 때에 기억되는 있는 정보를 손상시키지 않는 고 집적용 기억소자를 제공하는 것이다.It is still another object of the present invention to provide a highly integrated storage device which does not damage the information stored when reading the information.

본 발명의 구성과 동작원리는 다음과 같다. 본 발명의 구조도는 제 1 도에 도시되어 있다. 커패시터 C1의 한 단자는 MOS 트랜지스터 M1의 게이트(gate)에 연결되어 있고 또한 MOS 트랜지스터 M3의 소오스에 연결되어 있으며, 다른 단자는 바이어스(bias)에 연결되어 있다. 트랜지스터 M1의 소오스는 기판 바이어스에 연결되어 있고 드레인(drain)은 MOS 트랜지스터 M2의 소오스에 연결되어 있다. 트랜지스터 M2의 드레인은 비트선에, 게이트는 워드선에 각각 연결되어 있다.The configuration and operation principle of the present invention is as follows. The structural diagram of the present invention is shown in FIG. One terminal of capacitor C 1 is connected to the gate of MOS transistor M 1 and also to the source of MOS transistor M 3 , and the other terminal is connected to a bias. The source of transistor M 1 is connected to the substrate bias and the drain is connected to the source of MOS transistor M 2 . The drain of the transistor M 2 is connected to the bit line and the gate is connected to the word line, respectively.

또 트랜지스터 M3의 드레인은 비트선에, 게이트는 워드선에 각각 연결되어 있다. 트랜지스터 M3의 문턱전압은 트랜지스터 M2의 문턱전압보다 높다. 논리값 1의 정보를 커패시터 C1에 기억시킬 때에는, 비트선의 전위를 높게 만든 상태에서 워드선의 전위를 트랜지스터 M3의 문턱전압보다 크게하여 트랜지스터 M3를 통해 커패시터 C1을 충전시켜 트랜지스터 M1의 게이트 전위가 트랜지스터 M1의 문턱 전압보다 크게 한다.The drain of the transistor M 3 is connected to the bit line and the gate is connected to the word line. Threshold voltage of the transistor M 3 is higher than the threshold voltage of the transistor M 2. When the information of the logic value 1 is stored in the capacitor C 1 , the potential of the word line is made larger than the threshold voltage of the transistor M 3 while the potential of the bit line is made high, and the capacitor C 1 is charged through the transistor M 3 to charge the transistor M 1 . The gate potential is made larger than the threshold voltage of the transistor M 1 .

논리값 0의 정보를 커패시터 C1에 기억시킬 때에는, 비트선의 전위를 낮게 만든 상태에서 워드선의 전위를 트랜지스터 M3의 문턱전압보다 크게하여 트랜지스터 M3를 통해 커패시터 C1을 방전시킨다.When the information to be stored in the logical value 0 in the capacitor C 1, and made from a low bit line potential state increasing the word line potential than the threshold voltage of the transistor M 3 and discharges the capacitor C 1 through the transistor M 3.

논리값 1의 정보를 읽을 때에는, 워드선에 트랜지스터 M2의 문턱전압보다는 높고 트랜지스터 M3의 문턱전압보다는 낮은 전위를 주어서 트랜지스터 M3는 오프된 채로 트랜지스터 M2가 온되게 한다.When reading the information on the logic value 1, the higher word lines than a threshold voltage of the transistor M 2 giving a lower potential than the threshold voltage of the transistor M 3 transistor M 3 it will cause the transistor M 2-on remains off.

그러면 커패시터 C1에 충전된 전하량 때문에 온되어 있는 상태를 유지하는 트랜지스터 M1과 워드선의 전위 때문에 온된 트랜지스터 M2를 통해 비트선의 기생 커패시터 C2에 충전되어 있던 전하가 방전된다.Then, the electric charges charged in the parasitic capacitor C 2 of the bit line are discharged through the transistor M 1 which remains on because of the amount of charge charged in the capacitor C 1 and the transistor M 2 which is turned on because of the potential of the word line.

논리값 0의 정보를 읽을때에는, 워드선에 트랜지스터 M2의 문턱 전압보다는 낮은 전위를 주어서 트랜지스터 M3의 오프된 채로 트랜지스터 M2가 온되게 한다.When reading the information on the logic value of 0, by giving a lower potential than the threshold voltage of the transistor M 2 it is applied to the word line to cause the transistor M 2-on while the transistor M 3 is off.

그러나, 트랜지스터 M1의 게이트의 전위가 트랜지스터 M1의 문턱 전위보다 낮으므로 커패시터 C2는 방전을 하지 못해 비트선의 전위는 그 상태를 유지한다. 본 발명의 특징을 더 구체적으로 설명하면 다음과 같다.However, because the transistor gate potential of the M 1 is lower than the threshold voltage of the transistor M 1 capacitor C 2 has failed to discharge the bit line potential is maintained at that state. Hereinafter, the features of the present invention will be described in more detail.

저장된 정보를 읽을때에 감지 증폭회로의 입력 오프셋 전위차(input offset voltage difference)의 영향으로 인한 오동작을 막기 위해, 정보를 읽은 후 일정한 시간을 둔 다음에 감지증폭회로를 동작시키는 방법을 모든 고집적기억소자에서 사용하고 있다.In order to prevent the malfunction caused by the input offset voltage difference of the sense amplifier when reading the stored information, all highly integrated memory devices have a method of operating the sense amplifier circuit after a certain time after reading the information. I use it.

정보를 읽어내기 시작한 후 감지증폭회로가 동작되기전의 상태에서, 종래 기술의 고집적용 기억소자에서는 비트선의 전위가 제 2 도의 커패시턴 C1과 C2의 용량비에 따라 소폭만 변한다.In the state in which the sense amplifier circuit is started after reading the information and before the sensing amplifier circuit is operated, the potential of the bit line changes only slightly in accordance with the capacitance ratio of the capacitors C 1 and C 2 in FIG.

그러나, 본 발명의 경우에서는 저장되어 있는 정보가 논리값 1일때에 비트선의 전위가 소폭만 떨어지는 것이 아니라 계속해서 떨어진다.However, in the case of the present invention, when the stored information is the logic value 1, the potential of the bit line is not only slightly decreased but also continues to fall.

저장되어 있는 정보가 논리값 0일때에는 비트선의 전위가 그대로 유지된다.When the stored information is logical value 0, the potential of the bit line is maintained.

따라서 이 두 경우의 중간의 기울기를 갖고 떨어지는 전위를 기준전위로 삼아 감지증폭할 수 있다. 이러한 기준전위와 읽혀진 비트선 전위의 차이가 기존의 방법에서 보다 크므로 감지증폭회로의 입력전위차가 더 빠른 증폭을 할 수 있거나 감지도가 그리 높지 않은 감지 증폭회로를 쓸 수 있으므로서, 복잡한 감지증폭회로를 사용하지 않아도 된다.Therefore, it can be sensed and amplified by using the potential falling as the reference potential in the middle of the two cases. Since the difference between the reference potential and the read bit line potential is larger than that of the conventional method, a complex sense amplifier can be used because the input potential difference of the sense amplifier circuit can be amplified faster or a sense amplifier circuit can be used which is not very sensitive. There is no need to use a circuit.

또, 정보를 읽기 시작한 후 감지증폭회로를 동작시키기 시작할때까지의 시간을 줄일 수 있다. 또 본 발명에서는 정보를 읽어낼 때 그 정보를 파괴하지 않으므로, 커패시터 C1의 누설전류에 의한 정보의 손실만을 보충하여 재충전(또는 방전)하면 된다.In addition, the time from starting to reading the information to starting the sense amplifier circuit can be reduced. In the present invention, since the information is not destroyed when the information is read out, only the loss of information due to the leakage current of the capacitor C 1 needs to be replenished (or discharged).

따라서 리프레쉬(refresh)에 걸리는 시간을 종래 기술의 고집적용 기억소자의 경우보다 짧게 할 수 있다.Therefore, the time taken for refreshing can be made shorter than in the case of the highly integrated memory device of the prior art.

본 발명의 또 다른 특징은 앞에서 설명한 바와 같이 커패시터 C1의 용량을 종래 기술의 고 집적용 기억소자의 커패시터 용량보다 작게할 수 있기 때문에 커패시터 면적을 크게 하기 위한 복잡한 트렌치 구조를 쓸 필요가 없으므로, 그 바닥 모서리 절연체의 신뢰도 문제를 없앨 수 있다는 점이다.Another feature of the present invention is that as described above, since the capacitance of the capacitor C 1 can be made smaller than that of the conventional high-integration memory device, there is no need to use a complicated trench structure to increase the capacitor area. The reliability problem of bottom edge insulators can be eliminated.

Claims (1)

1개의 비트선과 1개의 워드선을 사용하며 3개의 트랜지스터로 구성된 기억소자에 있어서, 커패시터 C1의 한 단자가 MOS 트랜지스터 M1의 게이트에 연결됨과 아울러 MOS 트랜지스터 M3의 소오스에 연결되며, 상기 커패시터 C1의 다른 단자가 기판 바이어스에 연결되고, 트랜지스터 M1의 소오스가 기판 바이어스가 연결되며, 상기 트랜지스터 M1의 드레인이 MOS 트랜지스터 M2의 소오스에 연결되고, 트랜지스터 M2및 M3의 드레인이 비트선에 연결되고, 상기 트랜지스터 M2및 M3의 게이트가 워드선에 연결되어, 트랜지스터 M3의 문턱전압이 트랜지스터 M2의 문턱전압보다 높게 설정하고, 정보기입시 워드선의 전위가 상기 트랜지스터 M3의 문턱전압보다 높게하며, 정보를 읽을때 상기 트랜지스터 M3의 문턱전압보다 낮게하나 상기 트랜지스터 M2의 문턱전압보다 크게 설정하고, 상기한 2개의 트랜지스터의 게이트가 공유되는 것을 특징으로 하는 1개의 비트선과 1개의 워드선을 사용한 3개의 트랜지스터로 구성된 기억소자.In a memory device consisting of three transistors using one bit line and one word line, one terminal of the capacitor C 1 is connected to the gate of the MOS transistor M 1 and to the source of the MOS transistor M 3 . The other terminal of C 1 is connected to the substrate bias, the source of transistor M 1 is connected to the substrate bias, the drain of transistor M 1 is connected to the source of MOS transistor M 2 , and the drains of transistors M 2 and M 3 are connected. is connected to a bit line, of the transistor M 2 and M 3 a gate connected to a word line, the transistor M set a threshold voltage of 3 is higher than the threshold voltage of the transistor M 2, and the word line potential of the write information, the transistors M and higher than the third threshold voltage, when reading the information to be lower than a threshold voltage of the transistor M 3 one of the transistor M 2 A memory device comprising three transistors using one bit line and one word line, wherein the threshold voltage is set to be greater than the threshold voltage and the gates of the two transistors are shared.
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