KR910004076Y1 - 전원공급장치에서의 fet 구동회로 - Google Patents

전원공급장치에서의 fet 구동회로 Download PDF

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Abstract

내용 없음.

Description

전원공급장치에서의 FET 구동회로
제 1 도는 종래의 회로도.
제 2 도는 본 고안의 회로도.
* 도면의 주요부분에 대한 부호의 설명
Q : FET Q : 트랜지스터
D : 다이오드 T : 펄스트랜스
R, R1,R2: 저항
본 고안은 SMPS(Switching Mode Power Supply)와 같이 전압변환회로를 포함하는 전원공급장치의 FET구동회로에 관한것으로, 특히 펄스트랜스를 사용하는 FET 구동회로에서 FET 턴 - 오프타임을 줄여 줌으로써 스위칭 손실을 최소화 시킬수 있는 전원공급 장치에서의 FET 구동회로에 관한 것이다.
SMPS와 같은 전원공급장치에서 스위칭 주파수의 증가는 파워트랜스의 효율상승을 가져와 파워트랜스의 사이즈 축소가 가능하게 되고 출력콘덴서를 소형화 시킬수 있게 되기 때문에 스위칭 주파수의 고주파수화를 통하여 제품의 소형화 경량화를 달성할 수 있게된다.
이에따라 필스폭변조 IC(PWM IC)와 펄스트랜스를 이용하는 SMPS 입력회로에는 예리한 파형의 고속 스위칭을 얻을 수 있는 FET 소자를 통하여 파워트랜스를 구동하게 된다. 이러한 회로의 일예가 제 1 도에 도시되어 있다.
이를 설명한다. 펄스폭 변조 IC에서 발생된 펄스가 펄스트랜스(T)의 입력단자(a, b)에 입력되면 이 펄스는 펄스트랜스(T)의 출련단자(c, d)에 나타나게 된다. 가령 출력단자(c)에 하이레벨이 나타나고 출력단자(d)에 로우레벨이 나타나게 되면 전류 제한저항(R)을 통한 출력단자(c)의 하이레벨 전압성분이 FET(Q)의 게이트측에 인가되므로 이때 FET(Q)가 턴 온된다.
따라서 FET(Q)의 소오스축 출력단에는 V+나타자 파워트랜스(도시생략)에 V+전압이 공급되게 된다.
다음에 펄스트랜스(T)의 출력단자(c)에 로우레벨이 나타나고 출력단자(d)에 하이레벨이 나타나게 되면, FET(Q)는 역 바이어스 상태로 되어 턴 오프되고 FET(Q)의 게이트축 잔류전하는 더미(Dummy)저항(Ro)과 전류제한저항(R)을 통하여 서서히 빠져나가게 된다.
여기에서 R2는 출력저항을 나타내고 있다.
그러나 이러한 종래의 회로에서는 FET(Q)의 턴 오프시 그의 게이트 측 잔류전하가 신속하게 빠져나가주지 않기 때문에 다음 펄스에서 FET(Q)의 스위칭 턴 온 시간이 길어지게 될 뿐만 아니라 예리한 소오스 출력파형 특성을 얻을 수 없게된다.
이는 곧 FET의 스위칭 속도에 제한이 가해지게 되므로 스위칭 손실을 초래하게 된다.
본 고안은 상기한 바와같은 FET 구동시의 스위칭을 최소화 시킬 수 있는 기술을 제안한다.
본 고안은 기존의 FET 구동회로에 트랜지스터를 이용한 게이트축 잔류전하 바이패스 회로와 다이오드를 이용한 스피드업 회로를 만들어 줌으로써 FET 턴 온 및 턴 오프동작 신속화에 따른 고속 스위칭이 얻어지는 FET 구동회로에 특징으로 두고 있다.
이하 첨부한 도면에 기초하여 본 고안을 설명하면 다음과 같다.
제 2 도에서 도시하고 있는 바와같이 본 고안은 펄스트랜스(T)의 출력단자(c)의 펄스출력이 잔류제한저항(R)과 스피드업 다이오드(D)를 직렬로 통하여 FET(Q)의 게이트측으로 인가되게 연결하고, 또한 상기 출력단자(c)의 펄스출력을 저항(R1)을 통하여 PNP 트랜지스터(Q1)의 베이스 측에도 인가되게 연결한다.
상기 PNP 트랜지스터(Q1)에 에미터측은 FET(Q)의 게이트측에 연결하고 펄스트랜스(T)의 출련단자(d)에는 상기 PNP 트랜지스터(Q1)의 콜렉터측과 FET(Q)의 소오스 출력 저항(R2)을 연결한다.
이와같이 구정된 본 고안의 작용 및 효과를 설명하면 다음과 같다.
먼저 펄스폭 변조 IC(도시생략)에서의 펄스가 펄스트랜스(T)의 입력단자(a, b)에 공급되면 이 펄스는 상기 펄스트랜스(T)의 출력단자(c, d)에 나타나게 된다.
가령, 펄스 트랜스(T)의 출력단자(c)가 하이레벨이면 이 하이레벨전압 성분은 잔류제한저항(R)과 스피드업 다이오드(D)를 거쳐 FET(Q)의 게이트측에 인가되므로 상기 FET(Q)는 신속히 턴 온된다. 이 때 FET(Q)의 게이트측 전위는 출력단자(c)의 전위보다 낮기 때문에 PNP 트랜지스터(Q1)는 역바이어스 상태가 된다.
따라서 V-전압이 FET(Q)의 소오스 출력단에 나타나게 되어 파워 트랜스(도시생략)에 V-전압이 공급되게 된다.
이후 상기 출력단자(c)가 로우레벨로 되면 그 순간 FET(Q)의 게이트측 전위는 출력단자(c)의 전위보다 높으므로 PNP 트랜지스터(Q1)가 순 바이어스 되어 턴온되며 이에따라 FET(Q)게이트축 잔류 전하는 PNP 트랜지스터(Q1)의 에미터-콜렉터를 통하여 신속히 그라운드 측으로 빠져나가게 된다.
따라서 출력단자(C)의 다음 하이레벨 펄스에서 상기 FET(Q)가 턴온될때 게이트측 잔류전하의 영향을 받지 않게 되므로, FET(Q)의 스위칭 손실이 없는 고속 스위칭을 얻을 수 있게된다.
이상에서 설명한 바와같은 본 고안은 범용 펄스폭 변조 IC와 펄스트랜스와 FET를 이용하는 전원공급장치의 입력회로에 FET 스피드업용 다이오드와 FET 게이트측 잔류전하 바이패스용 트랜지스터를 더 추가하는 것으로 전원공급장치의 고 효율화 및 스위칭 파워 손실의 최소화를 실현할 수 있게된다.

Claims (1)

  1. 입력회로에 펄스트랜스(T)와 FET(Q)를 포함하는 전원공급장치에 있어서, 펄스트랜스(T)의 출력단자(c)의 펄스출력이 저항(R)과 다이오드(D)를 통하여는 FET(Q의 게이트측에 인가되게 연결하고 저항(R1)을 통하여는 트랜지스터(Q1)의 베이스측에 인가되게 연결하고, 상기 펄스트랜스(T)의 출력단자(d)에 콜렉터측이 연결된 상기 트랜지스터(Q1)의 에미터측은 FET(Q)의 게이트측에 연결되어 구성하는 것을 특징으로 하는 전원공급장치에서의 FET 구동회로.
KR2019880009804U 1988-06-24 1988-06-24 전원공급장치에서의 fet 구동회로 KR910004076Y1 (ko)

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