Claims (6)
블록 단위의 오퍼랜드 연산이 단위 디지트 오퍼랜드 연산의 루프로 수행하는 인스터럭션 수행방법에 있어서 롬(나)에서 출력된 OP코드(8)가 인스트럭션 디코더(마)에 입력되어 램어드레스 제너 레이터(다)에 내장된 토글 플립플롭(F.F)의 인에이블 단을 하이레벨로 하여 초기 카운트 값을 플립플롭(F.F)에 세팅시키도록하고, 도시에 롬(나)의 출력 포맷인 이 소오스 오퍼랜드 필드(B)의 나비트가 프리세트 단에 인가되어 플립플롭(F.F)이 소오스 오퍼랜드 어드레스(19a-19d)에 의해서 세팅되도록하며, 소오스 오퍼랜드 어드레스(19a-19d)가 비교기로도 입력되어 데스티네이션 오퍼랜드 어드레스와 비교하도록 하고, 상기 인스터럭션 디코더(마)의 한 출력은 램 어드레스 제너 레이터(다)에 내장된 멀티플렉서(Mux1,2)의 입력을 콘트롤하여 업/다운 카운터(F.F)의 출력을 선택함으로써 램의 어드레스로 사용할 수 있도록 하며, 인스터럭션 디코더(마)의 다른 출력(14)은 롬 타이밍 콘트롤러(아)에 인가하여 롬(나)이 새로운 다른 어드레스에 의한 출력을 발생하지 못하도록 롬 콘트롤 신호(3)를 롬 (나)에 인가하고, 새로운 출력은 비교기에서 소오스 오퍼랜드 어드레스와 데스티네이션 오퍼랜드 어드레스가 일치하여 하이레벨을 출렬할때 발생하도록 하는 인스트럭션 모드 수행방법.In the instruction execution method in which an operand operation in a block unit is performed as a loop of unit digit operand operation, the OP code 8 output from the ROM (b) is input to the instruction decoder (e) and a ram address generator (C). Set the initial count value to flip-flop (FF) with the enable level of the toggle flip-flop (FF) built in the high level, and the source operand field (B), which is an output format of the ROM (b) in the city. Is applied to the preset stage so that the flip-flop (FF) is set by the source operand addresses 19a-19d, and the source operand addresses 19a-19d are also input to the comparator to compare with the destination operand address. One output of the instruction decoder (e) controls the input of the multiplexer (Mux1, 2) built in the RAM address generator (c) to control the output of the up / down counter (FF). By selecting it, it can be used as the address of the RAM, and the other output 14 of the instruction decoder (e) is applied to the ROM timing controller (a) to prevent the ROM (i) from generating an output by a new different address. A method of performing instruction mode in which a control signal (3) is applied to the ROM (b) and a new output is generated when the source operand address and the destination operand address match in the comparator to output a high level.
롬(나)의 롬 어드레스 제너레이터(가) 신호(2)가 인가되게 연결하고, 롬 어드레스 제너 레이터(가)와 램 어드레스 제너 레이터(다) 및 인스트럭션 리코더(마)에 각각 신호가 인가되게 연결하며, 인스트럭션 디코더(마)의 출력 신호가 롬 어드레스 제너 레이터(라)와 ALU(사) 및 롬 타이밍 콘트롤러(아)에 인가되도록 연결하고, 램(라)으로 램 어드레스 신호(6)허 소오스 어드레스 카운터 클럭(16)과 리드 신호(17) 및 리드 신호(18)가 인가되게 연결하고 구성되어짐을 특징으로 하는 인스트럭션 모드 수행장치.The ROM address generator (I) of the ROM (I) is connected so that the signal (2) is applied, and the signal is applied to the ROM address generator (I), the RAM address generator (C) and the instruction recorder (E), respectively. Connect the output signal of the instruction decoder (E) to the ROM address generator (LA) and the ALU (ROM) and the ROM timing controller (H), and the RAM address signal (6) to the RAM (d) source address counter. And a clock signal (16) and a read signal (17) and a read signal (18) are connected and configured to be applied.
제2항에 있어서, 램 어드레스 제너 레이터(다)는 토글 플립플롭(F.F)과 멀티플렉서(Mux1,2)를 이용하여 가변 램 어드레스 콘트롤 신호(15)와 데스티네이션 어드레스(20a-20d)를 입력으로 하여 램 어드레스 신호(6)가 출력되도록 구성함을 특징으로 하는 인스트럭션 모드 수행 장치.3. The RAM address generator (C) uses a toggle flip-flop (FF) and a multiplexer (Mux1, 2) to input the variable RAM address control signal 15 and the destination address 20a-20d as inputs. And the RAM address signal (6) is outputted.
제3항에 있어서, 토글 플립플롭(F.F)은 가변 롬 어드레스 콘트롤 신호(15)와 소오스 오퍼랜드 어드레스(9a-19d)를 입력으로 하여 오퍼랜드 페이지 셀렉터(24)가 출력되도록 구성되어짐을 특징으로 하는 인스트럭션 모드 수행 장치.4. The instruction of claim 3, wherein the toggle flip-flop (FF) is configured to output the operand page selector 24 by inputting the variable ROM address control signal 15 and the source operand addresses 9a-19d. Mode performing device.
제3항에 있어서, 3x1멀티플렉서(Mux1)는 오퍼랜드 페이지 셀렉터(24a-24d)와 소오스 오퍼랜드 어드레스(9a-19d)와 데스티네이션오퍼랜드 어드레스(20a-20d)를 입력 신호로 하여 램 어드레스 신호(6a-6d)가출력되도록 구성됨을 특징으로 하는 인스트럭션 모드 수행 장치.The RAM address signal 6a- of claim 3, wherein the 3x1 multiplexer Mux1 uses the operand page selectors 24a-24d, the source operand addresses 9a-19d, and the destination operand address 20a-20d as input signals. 6d) is configured to output the instruction mode performing apparatus.
제3항에 있어서, 2x1멀티플렉서(Mux2)는 소오스 오퍼랜드 어드레스 (9a-19d)와 데스티네이션 오퍼랜드 어드레스(20a-20d)를 입력으로 하여 램 어드레스 신호(6e)가 출력되도록 구성됨을 특징으로 하는 인스트럭션 모드 수행장치.4. The instruction mode according to claim 3, wherein the 2x1 multiplexer Mux2 is configured to output a RAM address signal 6e by inputting source operand addresses 9a-19d and destination operand addresses 20a-20d. Execution device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.