KR900008241Y1 - Memory data back-up circuit of static ram - Google Patents

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KR900008241Y1 KR2019870011384U KR870011384U KR900008241Y1 KR 900008241 Y1 KR900008241 Y1 KR 900008241Y1 KR 2019870011384 U KR2019870011384 U KR 2019870011384U KR 870011384 U KR870011384 U KR 870011384U KR 900008241 Y1 KR900008241 Y1 KR 900008241Y1
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Abstract

내용 없음.No content.

Description

스태틱 램의 메모리 데이터 백업회로Static RAM memory data backup circuit

제 1 도는 종래 회로도.1 is a conventional circuit diagram.

제 2 도는 본 고안에 따른 일 실시예의 회로도.2 is a circuit diagram of an embodiment according to the present invention.

제 3 도는 전원인가 및 차단시의 타이밍도.3 is a timing diagram at power on and off.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

R1-R6 : 저항 OP1 : 비교기R1-R6: Resistor OP1: Comparator

D0-D6 : 다이오드 N1 : 인버터D0-D6: Diode N1: Inverter

SRAM, SRAM1 : 스태틱램 BAT, BAT1 : 백업밧데리SRAM, SRAM1: Static RAM BAT, BAT1: Backup Battery

본 고안은 스태틱 램의 메모리 백업회로에 관한 것으로서, 특히 스태틱 램(Static Random Access Memory)에 공급되어지는 전압상태를 검출(Detect)하여 전원전압의 차단시 자동 백업하는 회로에 관한 것이다.The present invention relates to a memory backup circuit of a static RAM, and more particularly, to a circuit for detecting a voltage state supplied to a static random access memory (Detect) and automatically backing up when a power supply voltage is interrupted.

일반적으로 제 1 도에 도시된 바와 같이 애노드로 전원전압(VCC)을 입력하는 다이오드(D0)의 케소드를 스태틱램(SRAM)의 전원단(V)에 접속하며, 상기 다이오드(D6)의 캐소드를 상기 스태틱램(SRAM)의 전원단(V)에 접속하며 상기 다이오드의 애노드와 접지사이에 백업밧데리(BAT)를 직렬로 접속하고, 상기 다이오드(D6)에 저항(R1)을 병렬 접속하며, 상기 스태틱램(SRAM)의 칩셀렉터단(CS2)에 전원전압(Vcc)을 인가하는 바이어스 저항(R2)을 접속하여 구성한 종래의 회로는 하기와 같이 동작하였다.In general, as shown in FIG. 1, the cathode of the diode D0 that inputs the power supply voltage VCC to the anode is connected to the power supply terminal V of the static RAM SRAM, and the cathode of the diode D6 is connected. Is connected to the power supply terminal V of the static RAM SRAM, a backup battery BAT is connected in series between the anode of the diode and the ground, and a resistor R1 is connected in parallel to the diode D6. The conventional circuit constructed by connecting the bias resistor R2 for applying the power supply voltage Vcc to the chip selector stage CS2 of the static RAM SRAM operates as follows.

먼저 파워온시 상기 다이오드(D0)를 통하는 동작 전압(Vcc)은 상기 스태틱 램(SRAM)의 전원단(V1)에 인가되어 상기 스태틱램(SRAM)을 동작케 함과 동시에 백업밧데리(BAT)에 충전된다. 이때 바이어스 저항(R2)을 통하여 상기 스태틱램(SRAM)의 칩셀렉터인자(CS2)에 인가되는 동작전압(Vcc)은 고전압(5볼트)인 "하이"상태이므로 회로는 정상적으로 동작하였다.First, when the power-on, the operating voltage (Vcc) through the diode (D0) is applied to the power supply terminal (V1) of the static RAM (SRAM) to operate the static RAM (SRAM) and at the same time to the backup battery (BAT) Is charged. At this time, since the operating voltage Vcc applied to the chip selector CS2 of the static RAM SRAM through the bias resistor R2 is a "high" state of high voltage (5 volts), the circuit operates normally.

한편 상기 정상 상태중 전원전압(Vcc)이 5볼트에서 0볼트로 떨어질 때 상기 백업밧데리(BAT)는 방전을 하여 다이오드(D6)를 "온"시켜 상기 스태틱램(SRAM)의 전원단(V1)에 백업밧데리(BAT)의 전압이 공급되도록 함으로써 데이터를 보존하였다. 그러나 파워온하는 순간 상기 스태틱램(SRAM)에 기억되어 있는 데이터의 내용이 그대로 보존되려면 전원전압(Vcc)이 4.5볼트 정도 이상이 되고 난 다음에 칩셀렉터인자(CS2)의 전압이 고전위가 되어야 데이터 내용이 보존될 수 있을 뿐만 아니라, 파워 오프시에도 상기 전원전압(Vcc)이 4.5볼트 정도 이하로 떨어지면 칩셀렉터인자(CS2)의 전위가 저전위 상태로 되어야 데이터의 내용이 지워지지 않고 보존될 수 있다. 그럼에도 불구하고 제 1 도에 도시된 바와 같은 종래의 회로는 상기 스태틱램(SRAM)의 전원단(V1)에 인가되는 전원전압(Vcc)이 4.5볼트 이하로 떨어질 경우 이보다 빨리 상기 칩셀렉터단자(CS2)의 전위가 저전위로 되도록 제어할 수 있는 방법이 없었으므로 전원을 인가하거나 차단하는 순간에 데이터의 보존상태가 불확실한 문제점이 있었다.On the other hand, when the power supply voltage Vcc drops from 5 volts to 0 volts during the normal state, the backup battery BAT discharges to turn on the diode D6 to power on the power terminal V1 of the static RAM SRAM. Data was preserved by supplying a backup battery (BAT) voltage. However, if the contents of the data stored in the static RAM (SRAM) are preserved at the moment of power-on, the voltage of the chip selector factor CS2 should be high after the power supply voltage Vcc is about 4.5 volts or more. Not only can the data contents be preserved, but also when the power supply voltage Vcc drops to about 4.5 volts or less at power-off, the potential of the chip selector factor CS2 must be at a low potential to preserve the contents of the data without being erased. have. Nevertheless, the conventional circuit as shown in FIG. 1 shows the chip selector terminal CS2 sooner if the power supply voltage Vcc applied to the power supply terminal V1 of the static RAM SRAM falls below 4.5 volts. Since there was no method to control the potential of the low potential to low, there was a problem that the state of data preservation was uncertain at the moment of applying or cutting off the power.

따라서 본 고안의 목적은 전원 인가 혹은 차단시 자동으로 백업하여 데이터의 손실을 방지하는 메모리 데이터 백업회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a memory data backup circuit that automatically backs up when power is applied or cuts to prevent data loss.

이하 본 고안을 첨부한 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings of the present invention.

제 2 도는 본 고안에 따른 회로도로서, 스태틱램(SRAM)의 전원단(V1)에 에노드로 전원전압(Vcc)이 인가되는 다이오드(D3)의 케소드를 접속하며, 상기 스태틱램(SRAM1)의 전원단(V1)에 다이오드(D4)의 케소드를 접속하고, 상기 다이오드(D4)의 애노드와 접지단자 사이에 백업밧데리(BAT1)를 접속하며, 상기 백업밧데리(BAT1)에 다이오드(D2)의 캐소드를 접속하며, 상기 다이오드(D1)의 캐소드를 상기 다이오드(D2)의 애노드에 접속하고, 한단으로 전원전압(Vcc)을 입력하는 저항(R3)의 타단을 상기 다이오드(D1)의 애노드에 접속하며, 한단으로 전원전압(Vcc)을 입력하는 저항(R5)의 타단과 접지 단자 사이에 저항(R6)을 접속하며, 상기 두 저항(R5, R6)의 접속점에 전원전압(Vcc)이 기준전압으로 설정된 비교기(OP1)의 비반전 입력단(+)를 접속하고, 상기 비교기(OP1)의 출력단자 상기 스태틱램(SRAM1)의 칩셀렉터단(CS2)사이에 반전기(N1)를 접속하며, 상기 비교기(OP1)의 전원단자(V2)에 애노드로 전원전압(Vcc)을 입력하는 다이오드(D5)의 케소드를 접속하고, 상기 다이오드(D5)의 케소드와 상기 비교기(OP1)의 출력단 사이에 저항(R4)을 접속하며, 한단이 접지된 콘덴서(C1)의 타단을 상기 다이오드(D5)와 저항(R4)의 접속점에 접속하여 구성한다.2 is a circuit diagram according to the present invention, and connects the cathode of the diode D3 to which the power supply voltage Vcc is applied as an anode to the power supply terminal V1 of the static RAM SRAM. The cathode of the diode D4 is connected to the power supply terminal V1, the backup battery BAT1 is connected between the anode of the diode D4 and the ground terminal, and the diode D2 is connected to the backup battery BAT1. The cathode is connected, the cathode of the diode D1 is connected to the anode of the diode D2, and the other end of the resistor R3 for inputting the power supply voltage Vcc to one end is connected to the anode of the diode D1. The resistor R6 is connected between the other end of the resistor R5 for inputting the power supply voltage Vcc and the ground terminal at one stage, and the power supply voltage Vcc is the reference voltage at the connection point of the two resistors R5 and R6. The non-inverting input terminal (+) of the comparator OP1 set to is connected, and the output terminal of the comparator OP1 The inverter N1 is connected between the chip selector terminal CS2 of the tick RAM SRAM1, and the cable of the diode D5 inputs the power supply voltage Vcc to the power supply terminal V2 of the comparator OP1 as an anode. A resistor is connected, a resistor R4 is connected between the cathode of the diode D5 and the output terminal of the comparator OP1, and the other end of the capacitor C1 having one end grounded is connected to the diode D5 and the resistor ( It is configured by connecting to the connection point of R4).

제 3 도는 전원 인가 및 차단시의 타이밍도로써, (3a)는 스태틱램(SRAM1)의 전원단(V1)의 전위 레벨 변환파형이고, (3b)는 스태틱램(SRAM1)의 칩셀렉터단(CS2)의 전위 레벨변환 파형이다.3 is a timing diagram when power is applied and interrupted, where 3a is a potential level converting waveform of the power supply terminal V1 of the static RAM SRAM1, and 3b is a chip selector stage CS2 of the static RAM SRAM1. Is a potential level shift waveform.

상술한 구성에 의거 본 고안을 상세히 설명한다.Based on the above-described configuration will be described the present invention in detail.

먼저 파워 오프중일 경우에 대하여 설명하면, 다이오드(D3)는 오프상태이고 다이오드(D4)를 통해 백업밧데리(BAT1)로부터 방전되는 전압이 스태틱램(SRAM1)의 전원단(V1)으로 인가된다. 또한 비교기(OP1) 출력을 반전하여 상기 스태틱램(SRAM1)의 칩셀렉터단(CS2)으로 인가하는 인버터(N1)의 출력은 제 3 도에 도시된 바와같이 전원전압(Vcc)이 약 4.5볼트 정도 이하로 떨어지면 상기 칩셀렉터단(CS2)을 저 전위상태로 만들게 되므로 상기 스태틱램(SRAM1)은 억세스 조건을 만족치 못하여 데이터를 그대로 보존할 수 있다.First, a description will be given of the power off state. The diode D3 is in an off state and a voltage discharged from the backup battery BAT1 through the diode D4 is applied to the power supply terminal V1 of the static RAM SRAM1. In addition, the output of the inverter N1, which inverts the output of the comparator OP1 and applies it to the chip selector stage CS2 of the static RAM SRAM1, has a power supply voltage Vcc of about 4.5 volts as shown in FIG. When falling below, the chip selector stage CS2 is brought into a low potential state, and thus the static RAM SRAM1 does not satisfy an access condition and may retain data as it is.

그러나 파워를 온하는 순간 다이오드(D4)는 오프되고 두 다이오드(D1, D2)는 도통상태가 되므로 저항(R3)을 통해 상기 두 다이오드(D1, D2)를 거쳐 상기 백업 밧데리(BAT1)로 인가되는 전원전압(Vcc)은 상기 백업 밧데리(BAT1)를 충전시킨다. 또한 상기 순방향 다이오드(D3)가 도통상태로 되므로 상기 스태틱램(SRAM1)의 전원단(V2)에 전원전압(Vcc)를 공급할 수 있게 된다. 이때 상기 전원전압(Vcc)는 0볼트에서 5볼트로 증가하기 시작하여 상기 비교기(OP1)의 전원단(V2)에 인가되는 전압도 5볼트를 향하여 증가하기 시작한다. 그런데 상기 비교기(OP1)는 전원단(V2)의 전압이 거의 5볼트 정도가 되어야 비교기로써의 동작이 가능하므로 거의 5볼트가 될 때까지는 상기 비교기(OP1) 출력전압은 전원전압(Vcc)의 증가와 같은 비율로 증가한다. 또한 반전기(N1)도 상기 전원전압(Vcc)이 거의 5볼트가 되어야 작동을 하므로 이러한 조건을 만족하게 될 때까지는 오프상태에 있게 된다.However, as soon as the power is turned on, the diode D4 is turned off and the two diodes D1 and D2 are in a conductive state, and thus are applied to the backup battery BAT1 through the two diodes D1 and D2 through the resistor R3. The power supply voltage Vcc charges the backup battery BAT1. In addition, since the forward diode D3 is in a conductive state, the power supply voltage Vcc can be supplied to the power supply terminal V2 of the static RAM SRAM1. At this time, the power supply voltage Vcc starts to increase from 0 volts to 5 volts, and the voltage applied to the power supply terminal V2 of the comparator OP1 also begins to increase toward 5 volts. However, since the comparator OP1 can operate as a comparator when the voltage at the power supply terminal V2 is about 5 volts, the comparator OP1 output voltage increases until the power supply voltage Vcc is almost 5 volts. Increases at the same rate. In addition, since the inverter N1 also operates when the power supply voltage Vcc is approximately 5 volts, the inverter N1 is turned off until such a condition is satisfied.

만약 순방향 전압이 0.5볼트 이하인 다이오드를 다이오드(D3)로 선택하게 되면 전원전압(Vcc)이 거의 5볼트가 되어 상기 스태틱램(SRAM1)의 전원단(V1)에 인가되는 전압이 거의 4.5볼트 이상 되었을 때 상기 비교기(OP1)와 인버터(N1)는 작동을 하게 된다.If the diode having a forward voltage of 0.5 volts or less is selected as the diode D3, the power supply voltage Vcc becomes almost 5 volts and the voltage applied to the power supply terminal V1 of the static ram SRAM1 is almost 4.5 volts or more. At this time, the comparator OP1 and the inverter N1 operate.

여기서 상기 비교기(OP1)는 오픈 콜렉터 타입(Open Collector Type)이다.The comparator OP1 is an open collector type.

그러므로 전술한 바와 같이 전원전압(Vcc)이 거의 5볼트가 되면 상기 비교기(OP1)는 두 저항(R5, R6)에 의한 분압전압과 기준전압(Vcc)을 비교한다. 이때 상기 비교기(OP1)는 저전위(약 0볼트)이다. 그러므로 상기 반전기(N1)의 출력은 고전위상태가 되어 상기 스태틱램(SRAM1)의 칩셀렉터(CS2)을 고전위상태로 변환시키게 되어 메모리를 억세스 할 수 있는 조건이 된다.Therefore, as described above, when the power supply voltage Vcc becomes almost 5 volts, the comparator OP1 compares the divided voltages of the two resistors R5 and R6 with the reference voltage Vcc. The comparator OP1 is at low potential (about 0 volts). Therefore, the output of the inverter N1 is in a high potential state to convert the chip selector CS2 of the static RAM SRAM1 into a high potential state, which is a condition for accessing the memory.

이러한 조건하에서 중앙처리장치(도시하지 않았음)로부터 로우 상태의 칩선택 신호가 상기 스태틱램(SRAM1)의 다른 칩셀렉터단(CS1)으로 인가되면 어드레스버스(AB)와 데이터버스(DB)를 통하여 각각 어드레스를 지정하고 데이터를 기록 및 독출하는 정상 동작을 수행한다.Under these conditions, when the chip select signal in the low state is applied to the other chip selector stage CS1 of the static RAM SRAM1 through the address bus AB and the data bus DB under the condition. Each performs addressing and normal operation of writing and reading data.

상기와 같은 정상 상태를 유지하다가 파워오프 될시에는 전원전압(Vcc)이 조금 내려가자 마자 상기 비교기(OP1)와 반전기(N1)는 작동을 하지 않게되어 상기 스태틱램(SRAM1)의 칩셀렉터단자(CS2)는 오프상태가 되므로 상기 스태틱램(SRAM1)에 저장되어 있던 데이터의 보존이 가능하다.When the power is turned off while maintaining the normal state as described above, the comparator OP1 and the inverter N1 do not operate as soon as the power supply voltage Vcc decreases a little, and thus the chip selector terminal of the static RAM SRAM1. Since CS2 is turned off, data stored in the static RAM SRAM1 can be saved.

상기한 전원인가 및 차단시의 회로동작을 종합하여 부연하면, 파워 온하는 순간 스태틱램(SRAM1)의 전원단(V2)으로 인가되는 전위가 4.5볼트 정도 이상이 된 다음에 칩셀렉터단자(CS2)가 고전위가 되도록하며, 파워오프하는 순간 상기 스태틱램(SRAM1)의 전원단(V2)의 전위가 약 4.5볼트 이하로 되자마자 칩셀렉터단자(CS2)가 저전위가 되도록하여 이 순간 메모리 액세스를 불가능토록 함으로써 파워 온/오프하는 순간 데이터의 손실을 방지할 수 있다. 또한 예를들어 저항(R5)을 1.7KΩ, 저항(R6)은 4.3KΩ, 다이오드(D1, D2, D4, D5)는 순방향 전압이 0.7V, 다이오드(D3)는 순방향 전압이 0.5이하인 것을 선택하게 되면 파워 온/오프시 뿐만이 아니라 정전시에도 데이터 보존이 가능하므로 Auto PCB TESTER 및 PLC(Programmable Logic Controller)등에도 이용이 가능하다.If the above-mentioned circuit operation at the time of power-on or interruption is added in total, the potential applied to the power supply terminal V2 of the static ram SRAM1 at the moment of power-on becomes about 4.5 volts or more, and then the chip selector terminal CS2 Is set to a high potential, and as soon as the potential of the power supply terminal V2 of the static ram SRAM1 becomes about 4.5 volts or less, the chip selector terminal CS2 becomes a low potential, thereby enabling memory access at this moment. By making it impossible, data loss can be prevented at the moment of power on / off. Also, for example, the resistor R5 is 1.7K 1.7, the resistor R6 is 4.3KΩ, the diodes D1, D2, D4, D5 have a forward voltage of 0.7V, and the diode D3 has a forward voltage of 0.5 or less. In this case, data can be saved not only at power on / off but also at power failure, so it can be used for Auto PCB TESTER and PLC (Programmable Logic Controller).

상술한 바와 같이 정전시 메모리의 데이터 보존은 물론이고, 파워 온/오프시 데이터의 일부가 손실되는 것을 방지함으로써 전원을 인가 하자마자 사용자 프로그램을 별도록 입력시키지 않고도 즉시 사용이 가능하게 되므로 빨리 작동이 가능하도록 할 수 있는 이점이 있으며 프로그램 입력중 갑자기 정전이 되었을때도 이미 입력된 데이터는 보존이 되어 있게 되므로 데이터를 재 입력하는데 필요한 시간적 손실을 방지할 수 있는 이점이 있다.As described above, not only data storage of the memory in case of power failure, but also prevents a part of data from being lost during power on / off, can be used immediately because the user program can be used immediately without power input immediately after the power is applied. There is an advantage that it is possible to prevent the loss of time required to re-enter the data, since already entered data is preserved even in the event of a sudden power failure during program input.

Claims (1)

스태틱램(SRAM1)의 메모리 데이터 백업회로에 있어서, 상기 스태틱램(SRAM)의 전원단(V1)에 에노드로 전원전압(Vcc)이 인가되는 다이오드(D3)의 케소드를 접속하며, 상기 스태틱램(SRAM1)의 전원단(V1)에 다이오드(D4)의 캐소드를 접속하고, 상기 다이오드(D4)의 애노드와 접지단자 사이에 백업밧데리(BAT1)를 접속하며, 상기 백업밧데리(BAT1)에 다이오드(D2)의 캐소드를 접석하며, 상기 다이오드(D1)의 캐소드를 상기 다이오드(D2)의 애노드에 접속하고, 한단으로 전원전압(Vcc)을 입력하는 저항(R3)의 타단을 상기 다이오드(D1)의 애노드에 접속하며, 한단으로 전원전압(Vcc)을 입력하는 저항(R5)의 타단과 접지단자 사이에 저항(R6)을 접속하며, 상기 두 저항(R5, R6)의 접속점에 전원전압(Vcc)이 기준전압으로 설정된 비교기(OP1)의 비반전 입력단(+)을 접속하고, 상기 비교기(OP1)의 출력단과 상기 스태틱램(SRAM1)의 칩셀렉터단(CS2)사이에 반전기(N1)를 접속하며, 상기 비교기(OP1)의 전원단자(V2)에 애노드로 전원전압(Vcc)을 입력하는 다이오드(D5)의 캐소드를 접속하고, 상기 다이오드(D5)의 캐소드와 상기 비교기(OP1)의 출력단 사이에 저항(R4)을 접속하며, 한단이 접지된 콘덴서(C1)의 타단을 상기 다이오드(D5)와 저항(R4)의 접속점에 접속함을 특징으로 하는 스태틱램의 메모리 데이터 백업회로.In the memory data backup circuit of the static RAM SRAM1, a cathode of the diode D3 to which a power supply voltage Vcc is applied as an anode is connected to a power supply terminal V1 of the static RAM SRAM, and the static RAM A cathode of the diode D4 is connected to the power supply terminal V1 of the SRAM1, a backup battery BAT1 is connected between the anode and the ground terminal of the diode D4, and a diode (B1) is connected to the backup battery BAT1. The other end of the resistor (R3) for gluing the cathode of D2), connecting the cathode of the diode (D1) to the anode of the diode (D2), and inputting the power supply voltage (Vcc) to one end of the diode (D1) A resistor R6 is connected between the other end of the resistor R5 and the ground terminal, which is connected to the anode and inputs the power supply voltage Vcc at one stage, and the power supply voltage Vcc is connected to the connection point of the two resistors R5 and R6. The non-inverting input terminal (+) of the comparator OP1 set to this reference voltage is connected, and the Inverter N1 is connected between the output terminal and the chip selector terminal CS2 of the static ram SRAM1, and a diode for inputting the power supply voltage Vcc to the power supply terminal V2 of the comparator OP1 as an anode ( The cathode of D5 is connected, the resistor R4 is connected between the cathode of the diode D5 and the output terminal of the comparator OP1, and the other end of the capacitor C1 having one end grounded is connected to the diode D5. A memory data backup circuit of a static ram characterized in that it is connected to a connection point of a resistor (R4).
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