KR900007798B1

KR900007798B1 - Data arithemetic apparatus

Info

Publication number: KR900007798B1
Application number: KR1019870014203A
Authority: KR
Inventors: 김영태
Original assignee: 주식회사 금성사; 최근선
Priority date: 1987-11-30
Filing date: 1987-12-11
Publication date: 1990-10-20
Also published as: KR890008674A

Abstract

The unit for corrying out arithmetc operation of the data with 4 bit or 8 bit selectively comprises RAMS (10,11) storing the arithmeting data temporary, data selectors (6-9) selecting the specific data like 4 bit or 8 bit data, latches (14,15) inputting the selected data to an arithmetic unit (17), and address registers (4,5) the digit or byte arithmetic.

Description

Data operation unit

제1도는 본 발명에 의한 데이터 연산장치의 전체 블럭도.1 is an overall block diagram of a data computing device according to the present invention.

제2도는 제1도의 16비트 연산 데이터를 저장 및 출력하는 제1장치의 상세도.FIG. 2 is a detailed view of the first device for storing and outputting the 16 bit arithmetic data of FIG.

제3도는 제1도의 16비트 연산 데이터를 저장 및 출력하는 제2장치의 상세도.3 is a detailed view of a second device for storing and outputting the 16-bit computational data of FIG.

제4도는 제1도의 입출력 장치의 상세도.4 is a detailed view of the input / output device of FIG.

제5도는 16비트의 데이타 구성표.5 is a 16-bit data scheme.

제6도는 선택 어드레스에 의한 선택기(MUX)의 출력을 나타낸 표이다.6 is a table showing the output of the selector MUX by the select address.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,2 : 연산데이터의 저장 및 출력장치 3 : 입출력장치1,2: operation data storage and output device 3: input / output device

4,5 : 5비트 어드레스 레지스터 6,7 : 2 : 1데이터 선택기(MUX)4,5: 5-bit address register 6,7: 2: 1 Data selector (MUX)

8,9 : 4 : 1데이터 선택기 10,11 : RAM8,9: 4: 1 Data selector 10,11: RAM

12,13 : 어드레스 지정 레지스터 14,15 : 래치12,13: addressing register 14,15: latch

16 : 공통버스 17 : 산술 및 논리 연산장치16: common bus 17: arithmetic and logic operation unit

본 발명은 16비트 데이터를 연산하기 위한 연산장치에 관한 것으로, 특히 16비트 연산외에 특정 바이트나 디지트와의 연산이 용이한 연산장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to arithmetic units for computing 16-bit data, and more particularly, to arithmetic units that are easy to operate with specific bytes or digits in addition to 16-bit operations.

본 발명의 목적은 RAM을 사용하여 여러가지 연산하고자 하는 데이타를 저장한 후, 필요한 데이터만을 선택 독출하여 연산함에 있어서, 특정 디지트(4비트) 및 특정 바이트(8비트)를 선택적으로 기입, 독출하는 연산이 가능한 연산장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to selectively write and read a specific digit (4 bits) and a specific byte (8 bits) when storing data to be variously calculated using RAM and then selecting and reading only necessary data. It is to provide a computing device capable of operation.

먼저 본 발명의 전체적인 구성을 제1도를 참조하여 설명한다.First, the overall configuration of the present invention will be described with reference to FIG.

제1도에 나타낸 바와 같이 본 발명의 전체 구성은 16비트 연산데이터가 공급되는 공통버스(16)를 거쳐 16비트 연산데이터를 저장 및 출력하는 제1장치(1)와, 또 상기 공통버스에 병렬접속된 16비트 연산데이터를 저장 및 출력하는 제2장치(2)와, 상기 각각의 연산데이타를 저장 및 출력하는 장치(1, 2)로 부터 출력되는 디지트 및 바이트 신호를 받아 데이터 연산을 하는 산술 및 논리연산장치(이하 ALU라함)의 입력장치(3)로 구성되어 있다.As shown in FIG. 1, the overall configuration of the present invention includes a first device 1 for storing and outputting 16-bit operation data via a common bus 16 to which 16-bit operation data is supplied, and parallel to the common bus. A second device 2 for storing and outputting the connected 16-bit operation data, and an arithmetic operation for receiving a digit and byte signal output from the devices 1 and 2 for storing and outputting the respective operation data. And an input device 3 of a logic operation device (hereinafter referred to as ALU).

상기 16비트 연산데이터를 저장 및 출력하기 위한 두개의 장치(1, 2)는 동일한 구성으로써, 각 16비트 연산 데이타의 저장을 위하여 RAM(10, 11)을 각각 가지고 있고, 상기 RAM(10, 11)은 4비트 RAM 1, (10-1, 10-2, 10-3, 10-4), (제2도 참조) 4비트 RAM 2 (11-1, 11-2, 11-3, 11-4), (제3도 참조)를 가지고 있으며 데이터 중 ALU에서의 연산을 위한 디지트 및 바이트 선택을 위하여 데이터 선택기는(이하 MUX라함) 2 : 1 MUX(6, 7) 및 4 : 1 MUX(8, 9)를 포함하며, ALU(17)에의 연산입력 데이터를 래치하는 래치(14, 15)로 구성되어 있다.The two devices 1 and 2 for storing and outputting the 16-bit arithmetic data have the same configuration, each having RAMs 10 and 11 for storing each 16-bit arithmetic data, and the RAMs 10 and 11. ) Is 4-bit RAM 1, (10-1, 10-2, 10-3, 10-4), (See Figure 2) 4-bit RAM 2 (11-1, 11-2, 11-3, 11- 4), (see Fig. 3), and the data selector (hereinafter referred to as MUX) for selecting the digits and bytes for operation on the ALU among the data (hereinafter referred to as MUX) 2: 1 MUX (6, 7) and 4: 1 MUX (8 9), and latches 14 and 15 for latching operation input data to the ALU 17.

제1도 중 부호 4, 5는 6비트 어드레스 레지스터이고, 하위 2비트에 의하여 각각 데이터 선택기(6, 7, 8, 9)의 데이터가 선택되고, 상위 4비트에 의하여 RAM 1 및 RAM 2의 16저장 장소 중 하나가 선택된다(RAMAA0∼5+00), 6, 7은 2 : 1 데이타 선택기(MUX)이고, RAM 1, RAM 2의 비트 0∼3 및 비트 8∼11가 선택되어 출력된다.In Fig. 1, symbols 4 and 5 are 6-bit address registers, and data of the data selectors 6, 7, 8, and 9 are selected by the lower two bits, respectively, and 16 of RAM 1 and RAM 2 are selected by the upper four bits. One of the storage locations is selected (RAMAA0 to 5 + 00), 6 and 7 are 2: 1 data selectors (MUX), and bits 0 to 3 and bits 8 to 11 of RAM 1 and RAM 2 are selected and output.

부호 8, 9는 4 : 1 데이터 선택기(MUX)이고, 각 RAM 1, RAM 2의 각 4비트(디지트 단위) 중 하나의 디지트가 선택 출력된다.Reference numerals 8 and 9 denote a 4: 1 data selector (MUX), and one digit of each of four bits (digit units) of each of RAM 1 and RAM 2 is selectively outputted.

부호 10, 11은 각 연산데이터의 저장장소, 즉 RAM(10-1, 10-2, 10-3, 10-4) 및 RAM(11-1, 11-2, 11-3, 11-4)을 나타내고(제2도 및 제3도 참조), 12, 13은 각 RAM의 저장장소로 저장하는 어드레스를 나타내고, 14, 15는 ALU에 데이터를 입력시키기 위한 각 데이터 선택기(6∼9)로 부터의 데이터를 래치하는 래치회로이고, 16은 데이터 공통버스, 17은 ALU로서 4비트의 ALU 2개(ALU 1, ALU 2)로 구성되어 있다. 또한 18은 ALU 1의 출력 데이터(4비트), 19는 ALU 2의 출력데이터(4비트)를 나타내고, 20은 바이트(byte)연산인 경우 상기 ALU 1(18), ALU 2(19)의 합 데이터 즉 8비트 출력 데이터를 나타낸다.Reference numerals 10 and 11 denote storage locations for each operation data, that is, RAMs 10-1, 10-2, 10-3 and 10-4 and RAMs 11-1, 11-2, 11-3 and 11-4. (See Figs. 2 and 3), 12 and 13 represent addresses to be stored in each RAM storage area, and 14 and 15 from respective data selectors 6 to 9 for inputting data to the ALU. 16 is a data common bus and 17 is an ALU, and is composed of two 4-bit ALUs (ALU 1 and ALU 2). In addition, 18 represents the output data (4 bits) of ALU 1, 19 represents the output data (4 bits) of ALU 2, and 20 represents the sum of the ALU 1 (18) and ALU 2 (19) when the byte operation is performed. Data, that is, 8-bit output data.

이하, 상기와 같이 구성된 본 발명에 의한 데이터 연산 장치의 동작을 설명한다.Hereinafter, the operation of the data computing device according to the present invention configured as described above will be described.

먼저, 제1도에서 보는 바와 같이, 16비트 데이터 연산을 위하여, 공통데이터 버스(16)를 거쳐 디지트 단위의 4디지트 즉 16비트가 RAM 1(10), RAM 2(11)에 기입(Write) 인에이블(WE) 신호에 의하여 디지틀별로 순차적으로 지정된 어드레스에 기입된다(이 제어는 F/W에 의하여 조정되고, 기입 인에이블 신호(WE)가 로우("0")일때 각 RAM에 기입된다)First, as shown in FIG. 1, for 16-bit data operation, four digits, or 16 bits, in digit units are written to RAM 1 (10) and RAM 2 (11) via the common data bus 16. It is written to addresses sequentially designated by digital by the enable (WE) signal (this control is adjusted by F / W, and is written to each RAM when the write enable signal WE is low ("0")).

제2도에 나타낸 바와 같이 각 RAM의 출력 인에이블 신호 입력단자(F)는 접지(GND)이므로 기입모두가 아닌때에 지정된 어드레스에 따라 데이타가 출력되고, 이 출력된 데이타 중 바이트 연산을 위하여, 비트(0, 1, 2, 3) 및 비트(8, 9, 10, 11)는 2 : 1 데이터 선택기(6)에 입력되고, 디지트 연산을 위한 디지트 단위의 각비트들은 각각 4 : 1 데이터 선택기(8-1, 8-2, 8-3, 8-4)에 입력된다.As shown in FIG. 2, since the output enable signal input terminal F of each RAM is ground (GND), data is output according to a designated address when not all writes. Bits (0, 1, 2, 3) and bits (8, 9, 10, 11) are input to the 2: 1 data selector 6, and each bit of the digit unit for digit operation is each a 4: 1 data selector. (8-1, 8-2, 8-3, 8-4).

각 데이터 선택기는 연산 인에이블 신호(ALENMD)(도면에서 ALENMD-00로 표시)에 의하여 데이터를 선택 출력한다. 예를 들면 연산 인에이블 일때에는 상기 인에이블신로(ALENMD-00)가 로우("0") 레벨이 되어 출력이 가능하게 된다. 이때 출력되는 데이터는 어드레스 레지스터(4, 5)(제1도 참조)에 의하여 선택이 되며, 어드레스 레지스터의 비트-4에 의하여 2 : 1 MUX의 데이터는 비트(0, 1, 2, 3) 혹은 비트(8,9, 10, 11)가 출력되고, 어드레스 레지스터의 비트(4, 5)에 의하여 4 : 1 MUX의 데이터는 비트(0, 1, 2, 3) 혹은 비트(4, 5, 6, 7), 혹은 비트(8, 9, 10, 11), 혹은 비트(12,13, 14, 15)의 디지트가 출력된다. 각 데이터 선택기(MUX)(6, 7)에서 출력된 2디지트는 래치회로(14, 15)에서 클럭(CLOCK) 신호(CLOCK-00)가 로우인 동안 래치된 데이타를 각각 ALU(17)의 입력단자에 입력한다(제3도 제4도 참조) 제4도에서 보는 바와 같이 2 : 1 MUX(6, 7)에서 출력되는 데이터는 ALU 1(17-1)에 입력되어 연산되고,

4 : 1 MUX(8, 9)에서 출력된 데이터는 ALU 2(17-2)에 입력되어 연산된다.Each data selector selects and outputs data in accordance with an operation enable signal ALENMD (denoted as ALENMD-00 in the figure). For example, when the operation is enabled, the enable path ALENMD-00 becomes a low level ("0") to enable output. At this time, the output data is selected by the address registers 4 and 5 (see FIG. 1), and the data of 2: 1 MUX is changed to bits (0, 1, 2, 3) or 4 by bit-4 of the address register.

Bits

8, 9, 10, and 11 are outputted, and the data of 4: 1 MUX is converted into bits (0, 1, 2, 3) or bits (4, 5, 6) by

bits

4 and 5 of the address register. , 7), or digits of

bits

8, 9, 10, 11, or

bits

12, 13, 14, 15 are output. Two digits output from each data selector (MUX) 6, 7 input the latched data of the ALU 17 while the clock signal CLOCK-00 is low in the

latch circuits

14, 15, respectively. Input to the terminal (see FIG. 3 and FIG. 4) As shown in FIG. 4, the data output from the 2: 1 MUX (6, 7) is inputted to the ALU 1 (17-1) and calculated.

4: 1 The data output from MUX (8, 9) is input to ALU 2 (17-2) and calculated.

이때 ALU의 연산기능 선택은 ALUFN 0∼2+00 신호에 의하여 선택된다. 연산의 결과 즉 각 ALU의 출력은 디지트 모드 인에이블 신호(DIGTMD)와 바이트모드인에이블 신호(BYTEMD)에 의하여 디지트 데이타와 바이트 데이타로 구분이 된다. 예를 들면 디지트 모드 인에이블의 경우는 DIGITMD가 로우("0")가 되고 바이트 모드인에이블(BYTEMD)의 경우는 BYTEMD-00가 로우("0")가 된다.At this time, the operation function selection of ALU is selected by ALUFN 0 ~ 2 + 00 signal. The result of the operation, that is, the output of each ALU is divided into digit data and byte data by the digit mode enable signal DIGTMD and the byte mode enable signal BYTEMD. For example, in the case of digit mode enable, DIGITMD is low ("0"), and in case of byte mode enable (BYTEMD), BYTEMD-00 is low ("0").

따라서 바이트 연산 일때는 ALU 1(17-1)과 ALU 2(17-2)의 2 디지트(8비트)가 출력되고, 디지트 연산의 경우는 ALU 2(17-2)의 1디지트 (4비트)가 출력되게 된다.Therefore, two digits (8 bits) of ALU 1 (17-1) and ALU 2 (17-2) are output for byte operation, and one digit (4 bits) of ALU 2 (17-2) for digit operation. Will be output.

제5도에는 이상 설명한 ALU(17)로 부터의 출력관계를 나타낸 도표이다. 즉 16비트 데이터의 비트, 디지트, 바이트의 구성관계가 표시되어 있다.5 is a diagram showing the output relationship from the ALU 17 described above. That is, the configuration relationship between the bits, digits, and bytes of 16-bit data is shown.

제6도는 선택 어드레스에 의한 각 2 : 1, MUX(6, 7) 혹은 4 : 1 MUX(8, 9)의 출력 상태를 나타낸 도표로서, F/W에 의한 MUX의 선택 어드레스는 디지트 연산일때 RAMAA4+00, RAMAA5+00이 각각 00, 01, 10, 11의 조합 모두를 사용하나, 비이트 연산일때는 01, 11만을 사용한다.6 is a diagram showing the output state of each of 2: 1, MUX (6, 7) or 4: 1 MUX (8, 9) by the selection address, wherein the selection address of MUX by F / W is a digit operation. +00 and RAMAA5 + 00 all use a combination of 00, 01, 10, and 11, but only 01 and 11 for the bite operation.

이상 설명한 바와 같이, 본 발명에 의하면 RAM을 사용하여 여러가지의 연산하고자 하는 데이터를 저장한 후, 필요한 데이터만을 읽어내어 연산할 수 있음과 동시에, 특정 디지트(4비트) 및 특정 바이트(8비트)를 선택적으로 연산할 수 있는 효과를 갖게 된다.As described above, according to the present invention, after storing various data to be operated using RAM, only necessary data can be read and operated, and at the same time, a specific digit (4 bits) and a specific byte (8 bits) can be stored. It has an effect that can be selectively operated on.

Claims

RAM 10, 11 for temporarily storing operation data, data selectors 6, 7, 8, and 9 for selecting specific digits, and latches for selectively inputting the output of the data selector to an arithmetic and logical operation unit ( 14 and 15, an arithmetic and logic arithmetic unit l7 which receives and inputs the arithmetic data from the latch with predetermined bits, and address registers 4 and 5 which instruct the arithmetic data selection in accordance with digit and byte operations. Data computing device, characterized in that consisting of.