KR900007730Y1 - Pulse with control circuit - Google Patents

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Abstract

내용 없음.No content.

Description

펄스폭 제어회로Pulse width control circuit

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 본 고안의 회로도의 각부 파형도.2 is a waveform diagram of each part of the circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

OSC : 수직발진부 Q1, Q2, Q3… :OSC: vertical oscillation unit Q 1 , Q 2 , Q 3 . :

FF : 플립플롭 10 : 출력회로FF: flip-flop 10: output circuit

C1, C2, C3… : 콘덴서 CP1, CP2: 비교기C 1 , C 2 , C 3 . : Condenser CP 1 , CP 2 : Comparator

R1, R2, R3: 저항R 1 , R 2 , R 3 : resistance

본 고안은 펄스폭 콘트롤 회로로 구성된 수직 드라이브 회로에 있어서, 수직편향을 행하는 출력회로에 일정한 중점 전위를 유지시켜 주므로써 직선성이 좋은 편향 전류를 공급하기 위한 펄스폭 제어 회로에 관한 것이다.The present invention relates to a pulse width control circuit for supplying a deflection current having good linearity by maintaining a constant midpoint potential in an output circuit which performs vertical deflection in a vertical drive circuit composed of a pulse width control circuit.

브라운관을 사용하는 텔레비젼의 편향 회로에는 일정한 편향 전류를 공급하여 주어야만 신호처리된 원래의 화상을 정확히 재현 할 수가 있는 것이나 전원 전압의 변동이나 출력회로의 주변 요건 등에 의하여 편향 전류가 변동되는 경우에는 원래의 화상을 정확하게 재현할 수가 없는 것이다.The deflection circuit of a TV using a CRT must be supplied with a constant deflection current to accurately reproduce the original processed image, or if the deflection current fluctuates due to fluctuations in power supply voltage or peripheral requirements of the output circuit, etc. The image cannot be reproduced accurately.

본 고안은 이와 같은 점을 감안하여 수직 귀선 소거 기간내에 수직 출력 회로의 제어를 행할 때 펄스폭을 콘트롤 하는 일정한 중점 전위를 항상 유지하도록 한 펄스폭 제어 회로를 제공하고자 하는 것으로 이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.In view of the above, the present invention has been made in an effort to provide a pulse width control circuit that always maintains a constant midpoint potential to control a pulse width when performing control of a vertical output circuit within a vertical blanking period. The explanation is as follows.

제1도는 본 고안의 회로도로서 수직발진부(OSC)의 수직발진 출력으로 콘덴서(C1)를 충방전 시켜 수직 편향을 행하는 통상의 출력 회로(10)에 수직 편향 전류를 공급하는 수직 드라이브 회로에 있어서, 상기 수직발진부(OSC)의 출력에 의하여 구동되어 RS-플립플롭(FF)을 세트 시키는 트랜지스터(Q5)와, 상기 RS-플립플롭(FF)의 출력단자(Q)출력으로 구동되어 콘덴서(C1)의 충방전을 제어하는 트랜지스터(Q1)와, 상기 플립플롭(FF)의 출력단자() 출력으로 구동되어 콘덴서(C3)의 충방전을 제어하는 트랜지스터(Q3)와 , 상기 콘덴서(C3)의 충방전 전압(V1)을 드레시 홀드 전압(VSA)과 비교하는 비교기(CP1)와, 상기 비교기(CP1)의 출력에 의하여 구동되어 RS-플립플롭(FF)을 세트시키고 트랜지스터(Q1)의 구동을 제어하는 트랜지스터(Q2), (Q4)로 구성된다.1 is a circuit diagram of the present invention, in a vertical drive circuit for supplying a vertical deflection current to a normal output circuit 10 which performs vertical deflection by charging and discharging a capacitor C 1 with a vertical oscillation output of a vertical oscillator OSC. , is driven by the output of the vertical oscillation (OSC) is driven by the output terminal (Q) output of the RS- flip-flop transistor (Q 5) and the RS- flip-flop (FF) which sets the (FF) capacitor ( Transistor Q 1 for controlling charging and discharging of C 1 and an output terminal of the flip-flop FF ( ) Is driven in the output capacitor (C 3), the comparator (CP for comparing the transistor (Q 3) for controlling the charging and discharging, the charge-discharge voltage (V 1) of said capacitor (C 3) and threshold voltage (VSA) 1) and is driven by the output of the comparator (CP 1) it consists of the RS- flip-flop (the transistor (Q 2), (Q 4) to set the FF) and controls the driving of the transistor (Q 1).

즉 본 고안은 수직 발진부(OSC)의 수직 발진 출력에 의하여 콘덴서(C1)의 충방전을 제어해 주어 수직 편향을 행하는 출력회로(10)에 수직 편향 전류를 공급함에 있어서, RS-플립플롭(FF)은 수직 발진부(OSC)의 출력이 인가되는 트랜지스터(Q5)의 구동시 세트되고 비교기(CP1)의 출력이 인가되는 트랜지스터(Q4)의 구동시 리셋트 되게 구성하며 상기 RS-플립플롭(FF)의 출력단자(Q)출력은 콘덴서(C1)의 충방전을 제어하는 트랜지스터(Q1)를 구동시키게 구성하고 출력단자()출력은 트랜지스터(Q3)를 구동시켜 콘덴서(C3)의 충방전을 제어하게 구성한후 상기 콘덴서(C3)의 충방전 전압과 저항(R7), (R8)에 의해 설정되는 드레시 홀드 전압(VSA)을 비교기(CP1)에서 비교시켜 주어 상기 비교기(CP1)의 출력에 의하여 트랜지스터(Q4)의 구동을 제어함과 동시에 트랜지스터(Q1)의 구동을 제어하는 트랜지스터(Q2)를 구동 시키게 구성된다.In other words, the present invention controls the charging and discharging of the capacitor C 1 by the vertical oscillation output of the vertical oscillation unit OSC, and supplies a vertical deflection current to the output circuit 10 which performs vertical deflection. FF is configured to be set when driving the transistor Q 5 to which the output of the vertical oscillator OSC is applied and reset when driving the transistor Q 4 to which the output of the comparator CP 1 is applied, and the RS-flip The output terminal Q output of the flop FF is configured to drive the transistor Q 1 for controlling the charging and discharging of the capacitor C 1 , and output terminal ( The output is configured to control the charge and discharge of the capacitor C 3 by driving the transistor Q 3 , and then the threshold is set by the charge and discharge voltage of the capacitor C 3 and the resistors R 7 and R 8 . voltage (VSA) of the comparator (CP 1) compared to give the comparator (CP 1) for driving the transistor (Q 4) by the output control, and at the same time the transistor for controlling the driving of the transistor (Q 1) (Q 2 in Is configured to drive

이때 수직편향을 행하는 출력회로(10)는 편향회로에 구성되는 통상의 출력회로도로써 콘덴서(C1)의 충방전 전압과 저항(R7), (R10)에 의한 드레시 홀드 전압을 비교시킨 비교기(CP2)의 출력에 의하여 구동이 제어되는 트랜지스터(QA), (QB)사이에 편향 코일(DY)을 구성시켜 콘덴서(C1)의 충방전 전압이 저항(R3), (R4)과 가변 저항(VR1)을 통하여 인가되게 구성시켜 된 것이다.At this time, the output circuit 10 that performs vertical deflection is a conventional output circuit diagram configured in the deflection circuit. The comparator compares the charge / discharge voltage of the capacitor C 1 with the threshold hold voltage by the resistors R 7 and R 10 . The deflection coil DY is formed between the transistors Q A and Q B whose driving is controlled by the output of CP 2 so that the charge and discharge voltage of the capacitor C 1 is the resistances R 3 and R. 4 ) and the variable resistor VR 1 .

이와같이 구성된 본 고안에서 콘덴서(C1)의 충전전류(IC) 및 방전전류(ID)에 의하여 수직톱니파가 발생하게 되고 출력중점전압(VA)은 콘덴서(C1)의 평균전압(V2)에 의하여 결정되며 평균전압(V2)은 콘덴서(C1)의 방전전류(ID)와 방전시간(펄스폭) (TD)의 곱에 의하여 결정되므로 방전시간(TD)는 출력중점전압(VA)를 제어하게 되면 콘트롤 할 수 있게 되는 것이다.Thus configured the charging current (I C) and by a discharge current (ID) and to the vertical sawtooth wave generating output focus voltage (VA) of the capacitor (C 1) in the present design is the average voltage (V 2) of the capacitor (C 1) The average voltage (V 2 ) is determined by the product of the discharge current (ID) of the capacitor (C 1 ) and the discharge time (pulse width) (TD), so that the discharge time (TD) is the output midpoint voltage (VA). If you control, you can control.

이같은 본 회로의 동작을 제2도의 각부 파형도를 참고로하여 상세히 설명하면 다음과 같다.The operation of the present circuit will be described in detail with reference to the respective waveform diagrams of FIG. 2 as follows.

먼저 수직 발진부(OSC)에서 제2도의 (a)에서와 같이 발진출력이 공급될때 시간t0에서 수직발진부(OSC)의 발진출력에 의하여 트랜지스터(Q5)가 도통하게 되어 RS-플립플롭(FF)은 셋트되게 된다.First is that the vertical oscillation (OSC) in the oscillation output is supplied when the time from t 0 by the oscillation output of the vertical oscillation (OSC) transistor (Q 5) as in the second degree (a) conductive RS- flip-flop (FF ) Will be set.

RS-플립플롭(FF)이 세트되어지면 플립플롭(FF)의 출력단자(Q)가 제2도의 (b)에서와 같이 시간 t0에서 고전위상태가 되고 이러한 RS-플립플롭(FF)의 출력단자(Q) 출력은 저항(R11)을 통하여 트랜지스터(Q1)의 베이스축에 제2도의 (f)에서와 같이 시간 t0시 고전위상태로 인가되므로 트랜지스터(Q1)가 도통되게 된다.When the RS flip-flop FF is set, the output terminal Q of the flip-flop FF becomes a high potential state at time t0 as shown in (b) of FIG. 2 and the output of this RS-flop flop FF. The output of the terminal Q is applied to the base axis of the transistor Q 1 through the resistor R 11 in a high potential state at time t 0 as shown in FIG. 2 (f), so that the transistor Q 1 becomes conductive. .

이때 트랜지스터(Q1)가 도통되면 트랜지스터(Q1)의 콜렉터측에서 설정되는 평균전압(V2)는 제2도의 (g)에서와 같이 시간 t0시 저전위상태가 된다.At this time, when the transistor Q 1 is turned on, the average voltage V 2 set at the collector side of the transistor Q 1 becomes a low potential state at time t 0 as shown in (g) of FIG.

그리고 RS-플립플롭(FF)의 출력단자(Q)가 상기와 같이 고전위상태일때 출력단자()는 제2도의 (c)에서와 같이 시간 t0시 저전위상태가 되므로 트랜지스터(Q3)가 차단 상태를 유지하게 되고 트랜지스터(Q3)가 차단 되어진 콘덴서(C3)에는 저항(R6)을 통하여 충전되게 되므로 트랜지스터(Q3)의 콜렉터 측 즉 콘덴서(C3)의 충전전압(V1)은 제2도의 (d)에서와 같이 시간 t0에서 시간 t1사이에서 상승하게 된다.When the output terminal Q of the RS flip-flop FF is in the high potential state as described above, the output terminal ( ) Is in the low potential state at time t 0 as in (c) of FIG. 2, so that the transistor Q 3 is kept in the interrupted state and the resistor R 6 is applied to the capacitor C 3 in which the transistor Q 3 is blocked. The charge voltage V 1 of the collector side of the transistor Q 3 , that is, the capacitor C 3 , rises between the time t 0 and the time t 1 as shown in (d) of FIG. 2.

그리고 콘덴서(C3)에 충전되는 충전전압(V1)이 비교기(CP1)의 일측단자(+)에 인가되고 전원(VCC)이 저항(R7), (R8)으로 분배된 드레시 홀드 전압(VSA)이 타측 단자(-)에 인가되므로 콘덴서(C3)의 충전전압(V1)이 제2도의 (d)에서와 같이 시간 t1시 드레시 홀드 전압(VA)에 도달될때에 비교기(CP1)의 출력은 제2도의(e)에서와 같이 시간 t1시 고전위 상태가 되어 트랜지스터(Q2), (Q4)를 도통시키게 된다.The charge voltage V 1 charged in the condenser C 3 is applied to one terminal (+) of the comparator CP 1 , and the dress hold is distributed to the resistors R 7 and R 8 . Since the voltage VSA is applied to the other terminal (-), the comparator when the charging voltage V 1 of the capacitor C 3 reaches the threshold hold voltage VA at time t 1 as shown in (d) of FIG. The output of (CP 1 ) becomes a high potential state at time t 1 as in (e) of FIG. 2 to conduct transistors Q 2 and Q 4 .

따라서 트랜지스터(Q1)의 베이스는 제2도의 (f)에서와 같이 시간 t1시 저전위 상태 신호가 인가되므로 트랜지스터(Q1)는 차단되어 제2도의 (g)에서와 같이 시간 t1시 평균전압(V2)이 고전위 상태가 되게 하며 또한 비교기(CP1)의 출력은 트랜지스터(Q4)의 베이스에 인가되어 트랜지스터(Q4)를 도통시킴으로서 RS-플립플롭(FF)을 리셋트 시켜 주게 된다.Therefore, the transistor (Q 1) of the base, since the low potential state signal during the time t 1 is applied as in the second degree (f) the transistor (Q 1) is off the during time t 1 as in the second degree (g) average voltage (V 2), and so this is also a high potential state comparator (CP 1) output is applied to the base of the transistor (Q 4) transistor (Q 4) the conductive sikimeuroseo RS- flip-flop (FF) for resetting the Will let you.

그리고 RS-플립플롭(FF)이 리셋트 되면 출력단자(Q)가 저전위상태 (제2도의 (b)참조), 출력단자()가 고전위상태 (제2도의 (c)참조)가 되어 트랜지스터(Q1)는 차단시키고 트랜지스터(Q3)를 도통시킴으로써 콘덴서(C1)에는 전하가 충전되고 (제2도의 (i)참조) 콘덴서(C3)에는 충전된 전하가 트랜지스터(Q3)를 통하여 급속히 방전되므로 제2도(d)에서와 같이 저전위 상태가 된다.When the RS-flip-flop (FF) is reset, the output terminal Q is in a low potential state (see (b) of FIG. 2), and the output terminal ( ) Becomes a high potential state (see (c) of FIG. 2 ) to shut off transistor Q 1 and conduct transistor Q 3 to charge capacitor C 1 with charge (see (i) of FIG. 2). In the capacitor C 3 , the charged electric charges are rapidly discharged through the transistor Q 3 , and thus a low electric potential is obtained as shown in FIG.

따라서 출력회로(10)의 편향코일(DY)에는 콘덴서(C1)의 충방전 상태에 따라 제2도의 (h)에서와 같은 전류파형이 인가되게 된다.Therefore, the current waveform as shown in (h) of FIG. 2 is applied to the deflection coil DY of the output circuit 10 according to the charge / discharge state of the capacitor C 1 .

결국 트랜지스터(Q1)의 도통시간 즉 콘덴서(C1)의 방전시간(TD)은 수직 발진부(OST)의 발진 출력이 발생할 때부터 콘덴서(C3)의 충전 전압(V1)이 비교기(CP1)의 드레스 홀드 전압(VSA)에 도달될 때까지의 기간(t0-t1)이 된다.As a result, the conduction time of the transistor Q 1 , that is, the discharge time TD of the capacitor C 1 is changed from the time when the oscillation output of the vertical oscillation part OST occurs to the charge voltage V 1 of the capacitor C 3 . The period t 0 -t 1 until the dress hold voltage VSA of 1 ) is reached.

이러한 동작의 본 고안에서 출력회로(10)의 일정한 중점전압(VA)을 유지시키는 과정을 살펴본다.In the present invention of this operation looks at the process of maintaining a constant mid-point voltage (VA) of the output circuit (10).

출력회로(10)의 중점전압(VA)이 상승할 때 콘덴서(C1)의 충전 전류는 증가하고 출력전압(V2)은 급격히 증가되어 비교기(CP1)의 드레시 홀드 전압(VSA)까지 도달되는 경과 시간이 짧으므로 트랜지스터(Q2)의 도통시간이 빨라지게 되어 결국 트랜지스터(Q1)의 도통시간 즉 콘덴서(C1)의 방전시간(TD)도 짧아지게 된다.When the midpoint voltage VA of the output circuit 10 rises, the charging current of the capacitor C 1 increases and the output voltage V 2 rapidly increases to reach the threshold hold voltage VSA of the comparator CP 1 . Since the elapsed time is short, the conduction time of the transistor Q 2 is shortened, and thus the conduction time of the transistor Q 1 , that is, the discharge time T D of the capacitor C 1 is also shortened.

즉 트랜지스터(Q2)의 도통시간 빨라지게 되어 트랜시스터(Q1)의 도통시간이 짧아지게 되면 콘덴서(C1)의 방전시간(TD)도 짧아지게 되어 콘덴서(C1)의 평균전압(V2)은 올라가고 출력회로(10)의 중점 전위(VA)는 더 떨어지게 된다.That is the average voltage of the transistor (Q 2) conduction time when be the be fast shortened conduction time of transfection sister (Q 1) is be shorter discharge time (T D) of the capacitor (C 1) a capacitor (C 1) of the ( V 2 ) rises and the midpoint potential V A of the output circuit 10 falls further.

그러므로 출력회로(10)의 중점전위(VA)에 의하여 트랜지스터(Q1)의 도통시간 즉 콘덴서(C1)의 방전시간(TD)을 콘트롤 함으로써 일정한 출력회로 중점 전위를 유지시켜 줄 수 있게 된다.Therefore, by controlling the conduction time of the transistor Q 1 , that is, the discharge time T D of the capacitor C 1 , by the midpoint potential VA of the output circuit 10, it is possible to maintain a constant output circuit midpoint potential. .

이상에서와 같이 본 고안은 펄스폭 콘트롤 회로로 구성된 수직 드라이브 회로에 있어서, 수직 편향을 행하는 출력회로에 일정한 중점 전위가 유지되어 펄스폭을 콘트롤 할 수가 있는 것으로 수직 귀선 기간내에 콘덴서에 충방전 되는 직류 전압을 제어하여 직선성이 좋은 전류를 공급할 수가 있는 것이다.As described above, the present invention is a vertical drive circuit composed of a pulse width control circuit, in which a constant midpoint potential is maintained in an output circuit that performs vertical deflection, so that the pulse width can be controlled. By controlling the voltage, a good linearity can be supplied.

Claims (1)

수직발진부(OSC)의 발진출력으로 콘덴서(C1)를 충방전시켜 수직편향을 향하는 출력회로(10)에 수직편향 전류를 공급하는 수직 드라이브 회로에 있어서, 상기 수직 발진부(OSC)의 발진 출력에 의하여 구동되어 RS-플립플롭(FF)을 세트 시키는 트랜지스터(Q5)와 상기 RS-플립플롭(FF)의 출력단자(Q)출력으로 구동되어 콘덴서(C1)의 충방전을 제어하는 트랜지스터(Q1)와, 상기 RS-플립플롭(FF)의 출력단자()으로 구동되어 콘덴서(C3)의 충반전을 제어하는 트랜지스터(Q3)와 상기 콘덴서(C1)의 충방전 전압과 드레시 홀드전압을 비교하는 비교기(CP1)와, 상기 비교기(CP1)의 출력에 의하여 구동되어 트랜지스터(Q1)의 구동을 제어하고 RS-플립플롭(FF)을 세트시키는 트랜지스터(Q2), (Q4)로 구성시킨 펄스폭 제어회로.In the vertical drive circuit for supplying a vertical deflection current to the output circuit 10 facing the vertical deflection by charging and discharging the capacitor (C 1 ) by the oscillation output of the vertical oscillator (OSC), the oscillation output of the vertical oscillator (OSC) A transistor Q 5 which is driven by the set of the RS-flip flop FF and an output terminal Q output of the RS-flip flop FF to control charge / discharge of the capacitor C 1 ( Q 1 ) and the output terminal of the RS flip-flop (FF) ( ) And a comparator (CP 1) for comparing the discharge voltage and the threshold voltage of the transistor (Q 3) for controlling the charging and inversion of the driving capacitor (C 3) and the capacitor (C 1), the comparator (CP 1 A pulse width control circuit comprising transistors (Q 2 ) and (Q 4 ) which are driven by the output of C) and which control the driving of transistor Q 1 and set RS-flip-flop (FF).
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