KR900006829Y1 - Dds망 적용의 합성 클럭 발생 및 합성 클럭분리 추출회로 - Google Patents
Dds망 적용의 합성 클럭 발생 및 합성 클럭분리 추출회로 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 본 고안의을 따른 클럭 발생회로.
제2도는 제1도의 파형도.
제3도는 본 고안을 따른 클럭 수신회로.
제4도는 제3도의 파형도.
* 도면의 주요부분에 대한 부호의 설명
G1-G2 : 앤드게이트 Q1-Q2 : 트랜지스터
R1-R3, R11-R15 : 저항 C1 : 캐패시터
OP1-OP2 : 비교기
본 고안은 DDS망의 합성 클럭 발생 및 수신회로에 관한 것으로, 특히 비트 및 바이트의 두개 클럭을 합성하여 공통버스로 클럭을 공급하는 동시에 공통버스의 합성 클럭에서 비트 클럭과 바이트 클럭을 추출하여 수신할 수 있는 회로에 관한 것이다.
현재 DDS(Digital Data System Network)에서는 비트 클럭(bit clock)과 바이트 클럭(byte clock)을 두개의 클럭 버스를 통해 공급하도록 구성하여 사용하고 있는데, 비트클럭과 바이트 클럭을 2개의 버스를 통해 공급할 경우 두 클럭간의 위상차로 인한 오차로 인해 다에타를 잘못 읽을 수 있었던 문제점이 있었다.
따라서 본 고안의 목적은 비트 및 바이트의 두개 클럭을 합성시켜 공통버스로 출력하는 동시에 수신시 이 합성 클럭으로부터 극도로 동기된 비트 및 바이트 클럭을 추출할수 있는 회로를 제공함에 있다.
이하 본 고안을 도면을 참조하여 상세히 설명한다.
제1도는 비트 및 바이트 클럭의 합성 클럭 발생회로도로서 저항(R3)을 통한 제1전원(V1)과 비트 클럭(B1)을 앤드게이트(G1)에서 논리곱하여 비트 클럭(B1)을 발생하는 제1수단과, 저항(R3)을 통한 제1전원(V1)과 바이트 클럭(B2)을 앤드게이트(G2)에서 논리곱하여 바이트클럭(B2)을 발생하는 제2수단과, 상기 제1수단의 비트클럭(B1)에 의해 스위칭되는 트랜지스터(Q1)와 상기 제2수단의 바이트 클럭(B2)에 의해 스위칭되는 트랜지스터(Q2)에 따라 저항(R1-R2)에 의한 제2전원(V2)을 분압하여 합성 클럭(B3)을 발생하는 제3수단으로 구성되며, 제2도는제1도의 각 부분에 대한 동작 파형도이고, 제3도는 합성 클럭(B3)에서 비트 클럭(B1) 및 바이트 클럭(B2)를 추출하는 회로도로서, 합성클럭(B3)을 저항(R11-R12)의 분압에 의해 적당 레벨로 낮추고 캐패시터(C1)에 의해 전송 지연을 보상하는 제1수단과, 공급전원(VCC)를 저항(R13-R15)로 분압하여 상기 제1수단의 출력중 비트 출력(B1)과 바이트 출력(B2)를 검출하기 위한 제1 및 제2 기준전압(Vref1-Vref2)을 발생하는 제2수단과, 상기 제1수단의 출력을 비교기(OP1-OP2)의 비반전 단자에 인가하고, 상기 제2수단의 제1기준전압(Vref1)을 비교기(OP1)의 반전단자에, 제2기준전압(Vref2)를 비교기(OP2)의 반전단자에 인가하여 비교기(OP1)로 바이트 클럭(B2)를, 비교기(OP2)로 비트 클럭(B1)을 추출하는 제3수단으로 구성하며, 제4도는 제3도 각 부분에 대한 동작 파형도이다.
상술한 구성에 의거 본 고안을 제1,2,3,4도를 참조하여 상세히 설명한다.
우선 제1,2도를 참조하여 합성 클럭(integrated clock) 발생과정을 설명한다.
여기서 제2도의 (a)와 같은 비트 클럭은 64KHZ, (b)와 같은 바이트 클럭()은 8KHZ이며, 비트클럭(B1)의 "하이"와 "로우"레벨의 듀티비는으로 가정하고 제1전원(V1)은 5V, 제2전원(12V)라 가정한다.
먼저 비트 클럭(B1)과 바이트 클럭(B2)가 "로우"상태일시 앤드게이트(G1-G2)의 출력은 "로우"레벨이 되어 트랜지스터(Q1-Q2)는 턴 오프(trun off)상태가 된다.
이때는 제2도의 (T1)주기이므로 공통버스를 통해 제2도(C)의 (가)와 같은 바이트 클럭(B1) 및 비트 클럭(B2)의 합성 클럭(B3)인 12V레벨의 제2전원(V2)이 그대로 출력한다.
두번째로 제2도(a)와 같은 비트 클럭이 "로우"레벨, 제2도의 (b)와 같은 바이트클럭()이 "하이"레벨인(T3)주기일시 앤드게이트(G1)의 출력은 "로우"이고 앤드게이트(G2)의 출력은 "하이"이므로 트랜지스터(Q1)은 "턴오프"상태, 트랜지스터(Q2)는 "턴온"상태가 된다.
이때 공통버스를 통하는 합성 클럭(B3)은 저항(R1-R2)의 분압에 의해 하기(1)식과 같이 나타난다.
이때 저항(R1)과 저항(R2)이 같다면 (R1=R2)회로에서 공통버스 쪽으로 본 임피던스(Z0)의 값이 저항(R1-R2)의 값보다 훨씬크므로 (Z0>R1=R2)
이때 (1)식에 나타난 합성 클럭의 전압은 제2도 (C)의 (나)와 같이 6V의 크기를 갖는다.
세번째로 비트 클럭(B1)과 바이트 클럭(B2)의 출력이 제2도의 (T2)와 같이 모두 "하이"레벨이면 앤드게이트(G1-G2)의 출력도 모두 "하이"레벨이 되어 트랜지스터(Q1-Q2)가 모두 턴온된다.
따라서 제2공급전원(V2)이 모두 트랜지스터(Q1-Q2)를 통해 바이패스 되므로 제2도(b)의 (나)와 같이 "로우"레벨이 된다.
따라서 상기의 3가지 경우를 종합하면 제2도의 (C)와 같은 합성 클럭(B3)이 공통버스를 통해 출력된다.
두번째로 공통버스에 전송된 합성 클럭(B3)을 비트 클럭(B1)과 바이트 클럭(B2)으로 추출하는 과정을 설명한다.
공통버스를 통해 수신되는 제4도의 (a)와 같은 합성클럭(B3)을 먼저 비트 클럭(B1) 및 바이트 클럭으로 비교 검출하고자 하는 비교기(OP1-OP2)가 감지할 수 있도록 전압을 분압하여야 한다.
전압을 낮추기 위하여 저항(R11-R12)를 통하여 하기(2)식과 같이 합성 클럭(Be)의 전압 레벨을 낮춘다.
여기서 VIN : 전압 레벨 감축후 전압, VB3 : 합성 클럭의 전압 레벨.
캐패시터(C1)은 비교기(OP1-OP2)입력단의 정전 용량 및 전용선로와 접지(Ground)간에 존재하는 분포용량(대략수 PF)으로 인한 전송 지연을 보상하며, 실제 설치시 수백 nF에서 수 μF정도의 비교적 큰 용량 값을 취하도록 한다.
상기와 같이 구한 제4도의 (b)와 같은 합성 클럭(B3)을 비교기(OP1-OP2)의 비반전 단자에 인가하며 이때 공급전원(VCC)에 의한 전압을 저항(R13-R15)으로 분압하여 합성 클럭(B3)에서 비트클럭(B1) 및 바이트 클럭을 검출하기 위한 제4도의 (b)와 같은 제1및 제2기준전압(Vref1, Vref2)을 하기(3)(4)식과 같이 만든다.
상기 (3)(4)식에 의해 비교기(OP1-OP2)는 제2도(b)와 같은 합성 클럭(B3)을 비교 검출하는데 비교기(OP1)는 제4도의 (C)와 같이 바이트 클럭(B2)을 비교검출하고(V1<Vref1<V2) 비교기(OP2)는 제4도의 (d)와 같이 비트 클럭(B1)을 비교 검출한다.(0.7<Vref2<V1)
그러므로 상기 제4도(b)와 같이 전압 레벨이 조정된 합성 클럭(B3)이 연속적으로 비교기(OP1-OP3)로 인가될시 제1및 제2기준전압(Vref1 Vref2)에 의해 비교기(OP1)을 통해 제4도의 (C)와 같은 바이트 클럭(B2)를 분리 추출하고 비교기(OP2)를 통해 제4도의 (d)와 같은 비트 클럭(B1)을 분리 추출한다.
상술한 바와같이 비트 클럭 및 바이트 클럭간에 극도로 동기된 합성 클럭을 발생하므로서 제품의 신뢰성을 향상시킬 수 있고 공통버스를 사용하여 합성 클럭을 전송함으로써 버스 수를 감소 할 수 있으며 간단회로로서 합성 클럭을 생성하고 합성 클럭에서 다시 본래의 클럭을 추출할 수 있어 제작비를 감소 시킬 수 있는 이점이 있다.
Claims (1)
- 디지탈 데이타 시스템망에서 합성 클럭 발생 및 클럭 분리 추출회로에 있어서, 제1전원(V1)과 비트 클럭(B1)을 논리 곱하는 제1수단과, 제1전원(V1)과 비트 클럭(B1)을 논리 곱하는 제2수단과, 상기 제1및 제2수단의 비트 및 바이트 클럭 상태에 따라 3가지 레벨의 합성 클럭(B3)를 수신하여 비교 검출 소자에 맞도록 합성 클럭(B3)레벨을 조정하는 제4수단과, 상기 제4수단의 신호에서 바이트 클럭(B2)과 비트 클럭(B1)을 추출하기 위한 제1기준전압(Vref1)과 제2기준전압(Vref2)를 만드는 제5수단과, 상기 제4수단과 제5수단의 출력을 입력하여 제5수단의 레벨의 의해 제4수단의 합성 클럭을 비교 검출하여 바이트 클럭(B2) 및 비트 클럭(B1)을 분리 추출하는 제6수단으로 구성함을 특징으로 하는 DDS망 적용의 합성클럭 발생 및 합성클럭 분리 추출회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019870024037U KR900006829Y1 (ko) | 1987-12-30 | 1987-12-30 | Dds망 적용의 합성 클럭 발생 및 합성 클럭분리 추출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019870024037U KR900006829Y1 (ko) | 1987-12-30 | 1987-12-30 | Dds망 적용의 합성 클럭 발생 및 합성 클럭분리 추출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890015126U KR890015126U (ko) | 1989-08-11 |
| KR900006829Y1 true KR900006829Y1 (ko) | 1990-07-28 |
Family
ID=19271127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019870024037U KR900006829Y1 (ko) | 1987-12-30 | 1987-12-30 | Dds망 적용의 합성 클럭 발생 및 합성 클럭분리 추출회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR900006829Y1 (ko) |
-
1987
- 1987-12-30 KR KR2019870024037U patent/KR900006829Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890015126U (ko) | 1989-08-11 |
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