KR900006192B1 - Back bias voltage generator - Google Patents

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Abstract

The generator with a level detecting circuit determining the clamping level being insensitive to the power supply comprises an oscillator (10) for generating pulse, a buffer (20) generating pulse with power supply level, a charge pump circuit (30) generating the back-bias voltage, and a back-bias voltage level detector (40) maintaining the back-bias voltage insensitive to variation of the power supply. The generator fabricated on the semiconductor chip reduces the junction breakdown and leakage current because the reverse bias voltage is lower than conventional one.

Description

백 바이어스 전압 발생기Back Bias Voltage Generator

제1도는 본 발명에 따른 백 바이어스 전압발생기의 회로도.1 is a circuit diagram of a back bias voltage generator according to the present invention.

제2도는 백 바이어스 전압 레벨감지부의 구체회로도.2 is a detailed circuit diagram of a back bias voltage level detection unit.

제3도는 인버어터의 β비율에 따른 로직드레쉬홀드 전압의 변화그래프.3 is a graph of the change of the logic threshold voltage according to the β ratio of the inverter.

제4도는 인버어터의 β비율에 따른 VBB 클램프레벨의 변화그래프.4 is a graph of the change in the VBB clamp level according to the β ratio of the inverter.

제5도는 인버어터의 β비율에 따른 VBB 레벨의 변화그래프.5 is a graph of the change in VBB level according to the β ratio of the inverter.

본 발명은 반도체 메모리장치의 회로에 관한 것으로, 특히 반도체 메모리장치에서 사용하는 백 바이어스 전압발생기에 관한 것이다.The present invention relates to a circuit of a semiconductor memory device, and more particularly to a back bias voltage generator for use in a semiconductor memory device.

최근 반도체 장치는 장치의 성능을 향상시키고 외부 핀수를 줄이기 위해 백 바이어스 전압 발생기를 반도체 칩상에 내장하고 있다. 이와 같이 P형 반도체 기판상에 백 바이어스 전압 발생기에서 발생된 음의전압 (통상-2볼트이하)을 상기 P형 반도체 기판에 인가함으로써 생기는 성능의 향상은 반도체 기판상에 형성되는 트랜지스터들의 드레쉬홀드전압(Threshold Voltage)을 안정시킬 수 있으며 접합용량(Junction Capacitance)의 감소로 인한 동작속도의 향상 및 누설전류의 감소등이다.Recently, a semiconductor device has a back bias voltage generator embedded on a semiconductor chip to improve the performance of the device and reduce the external pin count. As such, the improvement in performance caused by applying a negative voltage (typically -2 volts or less) generated by a back bias voltage generator to the P-type semiconductor substrate on the P-type semiconductor substrate results in a threshold of transistors formed on the semiconductor substrate. Voltage can be stabilized, and operation speed is improved and leakage current is reduced due to the reduction of junction capacitance.

그러나 상기와 같은 성능의 향상은 전원공급전압의 변동이 일정범위의 백 바이어스 전압을 공급할 경우에 보장이 된다. 실제 반도체 메모리장치에 외부에서 인가되는 전원공급 전압은 외부회로의 요인 또는 잡음의 영향으로 순간적으로 변하는 경우가 많다.However, such improvement in performance is ensured when the fluctuations in the power supply voltage supply a range of back bias voltages. Actually, the power supply voltage applied to the external semiconductor memory device is often changed instantaneously by the influence of external circuit factors or noise.

따라서 백 바이어스 전압발생기는 상기와 같이 전원공급 전압이 변동할 경우에도 반도체 회로에 불리한 영향을 미치게 된다. 종래 백 바이어스 전압발생회로는 크게 백 바이어스 전압레벨을 생성하는 차아지펌핑(Charge-Pumping)부와 차아지펌핑부를 구동시키는 링오실레이터(Ring-Osillator)부와 백 바이어스 전압 레벨감지부 (Level Detector)로 구성이 되는데 상기 레벨감지부는 전원공급 전압에 따라 백 바이어스 전압에 대한 클램핑레벨(Clamping level)이 변화하고 클램핑레벨의 변화로 인하여 백 바이어스 전압 레벨이 변하게 된다.Therefore, the back bias voltage generator adversely affects the semiconductor circuit even when the power supply voltage is changed as described above. Conventional back bias voltage generation circuits include a charge-pumping unit that generates a large back bias voltage level, a ring oscillator unit that drives the charge pumping unit, and a back bias voltage level detector. The level sensing unit changes the clamping level of the back bias voltage according to the power supply voltage and changes the back bias voltage level due to the change of the clamping level.

만약 전원공급 전압의 변동으로 백 바이어스 전압이 크게 내려갔을 경우에는 모오스전계효과 트랜지스터의 소오스와 드레인의 접합부 또는 디램(Dynamic Random Access Memory)의 스토리지셀(Storagecell)의 접합부위의 역 바이어스가 증가하여 브레이크다운이 일어나게 되며, 접지 전압보다 백 바이어스 전압이 상승하였을 경우에는 상기 접합부에서 정방향 바이어스가 걸려 회로동작이 안되는 위험이 있게된다.If the back bias voltage decreases significantly due to the change in the power supply voltage, the reverse bias of the junction of the source and drain of the MOS transistor or the storage cell of the DRAM (Dynamic Random Access Memory) increases and the brake is increased. If a down bias occurs and the back bias voltage is higher than the ground voltage, there is a risk that the circuit is not operated due to a forward bias at the junction.

따라서 본 발명의 목적은 전원공급 전압에 대해 둔감하게 백 바이어스 클램핑레벨이 정해지는 레벨감지회로를 구비하는 백 바이어스 전압 발생기를 제공함에 있다.It is therefore an object of the present invention to provide a back bias voltage generator having a level sensing circuit in which the back bias clamping level is determined insensitive to the power supply voltage.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 칩상에 내장되며 반도체 기판에 백 바이어스를 공급하기 위한 백 바이어스 발생기에 있어서, 소정 주파수의 구형파를 발생하는 발진기와, 상기 발진기의 출력을 입력하여 전원공급 전압레벨의 구형파를 만드는 버퍼회로와, 상기 버퍼회로의 출력을 입력하여 백 바이어스 전압을 출력하는 차아지 펌프회로와, 상기 차아지 펌프회로의 출력을 감지하여 상기 발진부를 제어하며 상기 전원공급 전압의 변동에 둔감하게 변하는 백 바이어스 전압을 유지하게 하는 백 바이어스 전압레벨감지부를 구비함을 특징으로 한다.In order to achieve the object of the present invention as described above, the present invention is a back bias generator for supplying a back bias to a semiconductor substrate embedded on a semiconductor chip, the oscillator for generating a square wave of a predetermined frequency, the input of the output of the oscillator A buffer circuit for generating a square wave of a power supply voltage level, a charge pump circuit for inputting an output of the buffer circuit to output a back bias voltage, and controlling the oscillator by sensing an output of the charge pump circuit. And a back bias voltage level detector for maintaining a back bias voltage that is insensitive to variations in supply voltage.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 백 바이어스 전압발생기의 회로도를 나타낸 도면이다.1 is a circuit diagram of a back bias voltage generator according to the present invention.

본 발명에 따른 제1도의 백 바이어스 전압발생기는 통상의 인버어터로 구성된 링 발진기 또는 슈미트트리거와 게이트로 구성되어 구형파를 발생하는 발진기(10)와, 상기 발진기의 출력을 입력하며 상기 발진기(10)에서 발생된 구형파를 전원공급 전압 VCC와 접지전압 VSS의 크기를 갖는 구형파로 발생하여 출력하는 버퍼회로(20)와, 상기 버퍼회로의 출력을 입력하여 백 바이어스 전압을 출력하는 캐패시터(1)와 모오스 트랜지스터(2) 및 (3)으로 구성된 차아지 펌프회로(30)와, 상기 회로의 출력을 입력하고 상기 전원공급 전압 VCC의 변동에 따른 상기 백 바이어스 전압을 감지하여 전원공급 전압 VCC의 변화에 둔감하게 변화하는 출력을 상기 발진기(10)에 출력하는 백 바이어스 전압레벨 감지회로(Level Detector)(40)로 구성된다.The back bias voltage generator of FIG. 1 according to the present invention comprises an oscillator 10 having a ring oscillator composed of a conventional inverter or a Schmitt trigger and a gate to generate a square wave, and an output of the oscillator inputting the oscillator 10. The buffer circuit 20 generates and outputs the square wave generated by the square wave having the magnitude of the power supply voltage VCC and the ground voltage VSS, and the capacitor 1 and the MOS that input the output of the buffer circuit to output the back bias voltage. A charge pump circuit 30 composed of transistors 2 and 3 and an output of the circuit are input, and the back bias voltage is sensed according to the change in the power supply voltage VCC, thereby being insensitive to a change in the power supply voltage VCC. It consists of a back bias voltage level detector (Level Detector) 40 for outputting a variable output to the oscillator 10.

상기 발진기에서 출력하는 구형파의 주파수는 통상 3-12MHZ이며 듀티사이클 1인 것이 사용된다.The frequency of the square wave output from the oscillator is typically 3-12MHZ and the duty cycle 1 is used.

상기 차아지펌프(30)는 큰 용량을 갖는 모오스 캐패시터(1)가 사용되며 상기 캐패시터의 한전극은 상기 버퍼회로의 출력측과 접속되고 타전극은 노오드점(12)과 접속이 된다. 노오드점(12)에는 N형 모오스 트랜지스터(2)의 드레인이 접속되고 소오스측은 접지전압 VCC(=0)에 접속이 되며 게이트는 상기 노오드점(12)과 접속이 된다.The charge pump 30 has a MOS capacitor 1 having a large capacity, one electrode of the capacitor is connected to the output side of the buffer circuit and the other electrode is connected to the node (12). The drain of the N-type MOS transistor 2 is connected to the node 12, the source side is connected to the ground voltage VCC (= 0), and the gate is connected to the node 12.

또한 노오드점(14)는 N형 모오스 트랜지스터(3)의 게이트와 접속이 되며 드레인과 소오스 통로는 노오드 점(12)와 (14)에 직렬로 접속이 되어있다.The node 14 is connected to the gate of the N-type MOS transistor 3, and the drain and source passages are connected in series to the node 12 and 14.

본 발명에 따른 제1도의 백 바이어스 전압발생기의 동작은 하기와 같다.The operation of the back bias voltage generator of FIG. 1 according to the present invention is as follows.

발진기(10)에서 출력하는 구형파는 버퍼회로(20)에서 전원공급 전압 VCC와 접지전압 VSS의 레벨을 갖는 구형파로 변환이되어 출력라인(11)을 따라 모오스캐패시터(1)로 입력한다. 모오스 캐패시터(1)의 입력 단자는 소오스와 드레인이 공통으로 접속된 단자가 될 수도 있다.The square wave output from the oscillator 10 is converted into a square wave having a level of the power supply voltage VCC and the ground voltage VSS in the buffer circuit 20, and is input to the MOS capacitor 1 along the output line 11. The input terminal of the MOS capacitor 1 may be a terminal in which a source and a drain are commonly connected.

이때 상기 모오스 캐패시터(1)의 출력단자는 게이트전극이 되며 노오드점(12)와 접속이 된다. 지금 상기 캐패시터(1)의 입력하는 신호가 상기 구형파의 업에지(Up edge 또는 Rising edge)이면 상기 VCC 전압은 상기 캐패시터(1)를 충전하고 트랜지스터(2)가 도통을 하게된다. 이때 트랜지스터(3)는 오프상태에 있다. 그후 상기 구형파의 다운에지가 라인(11)으로 캐패시터(1)의 입력단자에 입력하면 상기 캐패시터(1)의 출력라인상의 노오드(12)는 음의 전압으로 되고 상기 트랜지스터(2)는 오프상태가 된다.At this time, the output terminal of the MOS capacitor 1 is a gate electrode and is connected to the node (12). If the input signal of the capacitor 1 is the up edge or the rising edge of the square wave, the VCC voltage charges the capacitor 1 and the transistor 2 becomes conductive. At this time, the transistor 3 is in an off state. Then, when the down edge of the square wave is input to the input terminal of the capacitor 1 via the line 11, the node 12 on the output line of the capacitor 1 becomes a negative voltage and the transistor 2 is in an off state. Becomes

이때 트랜지스터(3)의 게이트와 접속된 노오드(14)의 전압이 상기 노오드(14)의 음의 전압보다 상기 트랜지스터(3)의 드레쉬홀드 전압보다 높게되면 상기 트랜지스터(3)는 도통을 하게되고 음의 전하가 노오드(12)에서 트랜지스터(3)를 통해서 노오드(14)로 전달이 되고 백 바이어스 전압 VBB는 음의 전압으로 된다. 그러나 상기 노오드(12)의 전압이 상기 노오드(14)의 전압보다 상기 드레쉬홀드 전압이하로 낮으면 상기 트랜지스터(3)는 오프상태가 되고 노오드(14)를 통해 출력하는 백 바이어스 전압은 원래의 백 바이어스 전압을 갖게되며 안정된 백 바이어스 전압을 반도체 기판에 공급하게된다.At this time, when the voltage of the node 14 connected to the gate of the transistor 3 is higher than the threshold voltage of the transistor 3 than the negative voltage of the node 14, the transistor 3 is turned on. The negative charge is transferred from the node 12 to the node 14 through the transistor 3 and the back bias voltage VBB becomes a negative voltage. However, if the voltage of the node 12 is lower than the threshold voltage than the voltage of the node 14, the transistor 3 is turned off and the back bias voltage outputted through the node 14. Will have the original back bias voltage and supply a stable back bias voltage to the semiconductor substrate.

제2도는 제1도의 백 바이어스 전압 레벨감지부의 구체회로도로서, 백 바이어스 전압은 노오드(21)에 인가되고 노오드(21)에는 드레인과 게이트가 접속된 P형 모오스 트랜지스터(41)에 접속된다. 상기 P형 트랜지스터(41)의 소오스와 전원공급 전압 VCC사이에는 게이트가 전원공급 전압 VCC에 접속된 N형 모오스 트랜지스터(42)와 게이트가 접지전압 VSS에 접속된 P형 모오스 트랜지스터(43)이 직렬로 접속되어 있다. 상기 N형 및 P형 모오스 트랜지스터(42)(43)의 접속 노오드점(22)에는 모오스 트랜지스터(44)(45)로 구성된 씨모오스 인버어터(50)가 접속되어 있고 씨모오스 인버어터의 출력노오드점(24)로부터 출력되는 전압은 상기 제1도에 도시한 바와 같이 발진부로 입력된다.FIG. 2 is a detailed circuit diagram of the back bias voltage level sensing unit of FIG. 1, wherein the back bias voltage is applied to the node 21 and connected to the P-type MOS transistor 41 having a drain and a gate connected to the node 21. . Between the source of the P-type transistor 41 and the power supply voltage VCC, an N-type MOS transistor 42 having a gate connected to the power supply voltage VCC and a P-type MOS transistor 43 having a gate connected to the ground voltage VSS are connected in series. Is connected. The CMOS inverter 50 composed of the MOSFET transistors 44 and 45 is connected to the connection node 22 of the N-type and P-type transistors 42 and 43, and the output of the CMOS inverter is connected. The voltage output from the node 24 is input to the oscillator as shown in FIG.

상기 노오드(21)에 드레인과 소오스가 접속된 P형 트랜지스터(41)는 백 바이어스 전압 VBB를 레벨감지부에 스위치하는 다이오우드 역할을 하고, 상기 전원공급 전압과 접지전압에 게이트가 접속된 트랜지스터(42)(43)은 전압을 디바이더 하는 저항역할을 한다.A P-type transistor 41 having a drain and a source connected to the node 21 serves as a diode for switching a back bias voltage VBB to a level sensing unit, and a transistor having a gate connected to the power supply voltage and the ground voltage. 42 and 43 act as a resistor that divides the voltage.

상기 트랜지스터(42)와 (43)은 항상 온되어 있는 상태이며 이들의 저항값을 각각 R1,R2라 할 수 있다.The transistors 42 and 43 are always on, and their resistances may be referred to as R1 and R2, respectively.

상기 트랜지스터(41)에 접속된 백 바이어스 전압 VBB에 의해 노오드(22)의 전압 VA는 하기와 같다.The voltage VA of the node 22 is as follows by the back bias voltage VBB connected to the transistor 41.

Figure kpo00001
Figure kpo00001

여기서 VT는 트랜지스터(41)의 드레쉬홀드 전압이다.Where VT is the threshold voltage of the transistor 41.

상기 식에서 볼 수 있는 바와 같이 백 바이어스 전압 VBB가 어느 일정한 값 이하가 되면 노오드점(22)의 전압이 낮아지면서 트랜지스터(44)와 (45)로 된 인버어터의 출력이 바뀌면서 발진부의 동작을 멈추게 하여 VBB가 원래의 값으로 돌아올 때까지 백 바이어스 발생기가 동작하지 않으므로 VBB의 레벨을 유지한다.As can be seen from the above equation, when the back bias voltage VBB becomes below a certain value, the voltage of the node 22 is lowered and the output of the inverters of the transistors 44 and 45 is changed to stop the operation of the oscillator. The back bias generator does not run until VBB returns to its original value, thus maintaining the level of VBB.

한편 상기 인버어터(50)에서 트랜지스터(44)와 트랜지스터(45)의 제조공정 요인과 소자의 구조에 따라 정해지는 이득율(Gain factor) β1,β2를In the inverter 50, gain factors β1 and β2 determined according to manufacturing process factors of the transistors 44 and 45 and the structure of the device are determined.

Figure kpo00002
Figure kpo00002

Figure kpo00003
Figure kpo00003

W1,W2:채널폭, L1,L2:채널길이, μ1·μ2: 채널에서 전자의 유효 표면이동도, C1,C2: 게이트 산화막으로 인한 캐패시터라고 정의했을 때 인버어터(50)의 입력전압과 출력전압이 같은 전압을 Vm 즉 로직 드레쉬홀드 전압이라고 하면 Vm은 하기의 식으로 표현된다.W1, W2: channel width, L1, L2: channel length, μ1 · μ2: effective surface mobility of electrons in the channel, C1, C2: input voltage and output of inverter 50 when defined as capacitors due to gate oxide When a voltage having the same voltage is Vm, that is, a logic threshold voltage, Vm is expressed by the following equation.

Figure kpo00004
Figure kpo00004

여기서 Vt1,Vt2는 각각 트랜지스터(44)와 (45)의 드레쉬홀드 전압이다.Where Vt1 and Vt2 are the threshold voltages of the transistors 44 and 45, respectively.

상기 Vt1=-0.8볼트, Vt2=0.7볼트로 가정하고 전원공급 전압과 β비율(β1/β2)의 변화에 따른 로직드레쉬홀드 전압 Vm의 변화를 살펴보면 <표 1>과 제3도에 도시한 바와 같다.Assuming that Vt1 = -0.8 volts and Vt2 = 0.7 volts, the change of the logic threshold voltage Vm according to the change of the power supply voltage and the β ratio (β1 / β2) is shown in Table 1 and FIG. As shown.

[표 1]TABLE 1

Figure kpo00005
Figure kpo00005

<표 1>과 제3도에 도시한 바와 같이 β가 클수록 로직 드레쉬홀드 전압 Vm이 전원공급 전압 VCC에 따라 민감하게 변한다. 로직 드레쉬홀드 전압 Vm이 민감하게 변함에 따라 VBB 클램프 레벨은 β가 클수록 VCC의 변화에 둔감하게 변하게 되며 이 결과를 도시한 것이 제4도와 같다.As shown in Table 1 and FIG. 3, the larger the β, the more sensitively the logic threshold voltage Vm changes depending on the power supply voltage VCC. As the logic threshold voltage Vm changes sensitively, the VBB clamp level changes more insensitive to the change in VCC as β becomes larger. FIG. 4 shows the result.

결국 VBB 클램프 레벨이 VCC에 둔감하게 변하면 제5도의 측정결과와 같이 VBB 레벨이 VCC에 둔감하게 레벨이 유지된다.As a result, when the VBB clamp level is insensitive to VCC, the level is maintained insensitive to VCC as shown in FIG.

상술한 바와 같이 본 발명은 VBB 레벨감지부에 인버어터를 첨가하여 인버어터 입력단의 전원공급 전압 VCC에 대한 변화율과 인버어터의 로직 드레쉬홀드 전압 Vm의 VCC에 대한 변화율을 이용하여, 즉 R1/(R1+R2)

Figure kpo00006
1/[1+β2/β1)]의 조건이 되도록 하여 VBB 레벨이 높은 VCC에서 클램핑되어 VCC 변화에 대한 안정된 회로동작을 보장한다.As described above, the present invention adds an inverter to the VBB level sensing unit to use the rate of change of the power supply voltage VCC of the inverter input stage and the rate of change of the logic threshold voltage Vm of the inverter to VCC, that is, R1 /. (R1 + R2)
Figure kpo00006
A condition of 1 / [1 + β2 / β1)] is clamped at VCC having a high VBB level, thereby ensuring stable circuit operation against VCC changes.

또한 본 발명은 역 바이어스 전압이 통상의 경우보다 낮아져 접합 브레이크다운의 위험이 적고 누설전류가 감소함으로써 디램 메모리장치에서 스토리지셀의 데이터 보존시간이 길어져 리프레쉬(Refresh) 특성이 향상되는 이점이 있다.In addition, the present invention has the advantage that the reverse bias voltage is lower than that of the conventional case, thereby reducing the risk of junction breakdown and reducing the leakage current, thereby increasing the data retention time of the storage cell in the DRAM memory device, thereby improving the refresh characteristics.

Claims (2)

반도체 칩상에 내장되며 반도체 기판에 백 바이어스를 공급하기 위한 백 바이어스 발생기에 있어서, 소정 주파수의 구형파를 발생하는 발진기(10)와, 상기 발진기의 출력을 입력하여 전원공급 전압 레벨의 구형파를 만드는 버퍼회로(20)와, 상기 버퍼회로의 출력을 입력하여 백 바이어스 전압을 출력하는 차아지 펌프회로(30)와, 상기 차아지 펌프회로의 출력을 감지하여 상기 발진부를 제어하며 상기 전원공급 전압의 변동에 둔감하게 변하는 백 바이어스 전압을 유지하게 하는 백 바이어스 전압 레벨감지부(40)를 구비함을 특징으로 하는 반도체 회로.In the back bias generator, which is embedded on a semiconductor chip and supplies a back bias to a semiconductor substrate, an oscillator 10 for generating a square wave of a predetermined frequency and a buffer circuit for inputting an output of the oscillator to form a square wave of a power supply voltage level. A charge pump circuit 30 for inputting the output of the buffer circuit and outputting a back bias voltage, and detecting the output of the charge pump circuit to control the oscillator to control the oscillation unit. And a back bias voltage level detector (40) for maintaining an insensitively changing back bias voltage. 제1항에 있어서, 백 바이어스 전압레벨 감지부(40)는 백 바이어스 전압을 감지하는 스위칭수단(41)과, 상기 스위칭수단(41)과 전원공급 전압 사이에 접속되며 소정의 비로 전압을 분할하는 전압 디바이더수단(42,43)과, 상기 디바이더수단(42,43)과 접속하여 상기 디바이더수단(42,43)의 출력을 발진기(10)로 반전 출력하는 반전수단(50)으로 이루어짐을 특징으로 하는 회로.The method of claim 1, wherein the back bias voltage level detecting unit 40 is connected between the switching means 41 for detecting the back bias voltage, and the switching means 41 and the power supply voltage to divide the voltage by a predetermined ratio. A voltage divider means 42 and 43 and an inverting means 50 connected to the divider means 42 and 43 to invert and output the output of the divider means 42 and 43 to the oscillator 10. Circuit.
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