KR900005189B1 - Full white balancing circuit of video camera - Google Patents

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Abstract

An automatic white balance circuit comprises gain control circuits (10,20) for controlling gain of chromatic signal from the first and second chromatic signal input terminals, detection circuits (30,40) for detecting the level of the chromatic signal, comparators (50,60) for comparing the output of the level detection circuits with a reference value, and an encoder (70) for modulating the gain- controlled signal with 3.68 MHz and demodulating the modulated signal and the brightness signal.

Description

비디오 카메라에 있어서 풀 화이트 밸런싱 회로Full White Balancing Circuit for Video Cameras

제1도는 본 발명에 따른 회로도.1 is a circuit diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10,20 : 제1,2이득조절회로 12,26~28,15~18 : 앤드게이트10,20: 1st, 2nd gain control circuit 12,26 ~ 28,15 ~ 18: And gate

30,40 : 제1,2검출회로 19 : 오아게이트30,40: 1st, 2nd detection circuit 19: Oagate

50,60 : 제1,2비교기 29,31 : 제1,2스위치회로50,60: first and second comparators 29,31: first and second switch circuits

13,14 : 제1,2카운터 32,33 : 제1,2아나로그/디지탈변환기13,14: 1st, 2nd counter 32,33: 1st, 2nd analog / digital converter

25 : 분주기 21,22 : 제1,2레지스터25: divider 21, 22: 1st, 2nd register

24,23 : 제3,4레지스터 70 : 엔코더24,23: 3rd and 4th register 70: Encoder

본 발명은 캠코더(Cam corder ; Camera+Recoder)에 있어서, 비디오 카메라 색온도를 자동으로 조정하는 화이트 밸런스회로에 관한 것으로, 특히 색(R, G, B)센서를 이용하여 공간의 색온도 추적으로 화이트 밸런스를 맞추는 방식이 아닌 카메라 내부의 신호에 의해 적절한 색온도를 보정하여 자동으로 화이트 밸런스를 맞출수 있는 회로에 관한 것이다.The present invention relates to a white balance circuit that automatically adjusts a video camera color temperature in a camcorder (Cam corder; Camera + Recoder), and in particular, white balance by color temperature tracking using a color (R, G, B) sensor. It is not a way of adjusting the voltage, but a circuit that can automatically adjust the white balance by correcting the appropriate color temperature by the signal inside the camera.

일반적으로 자동화이트 밸런스 장치는 비디오 카메라로 흰색의 피사체를 촬상한 후 자동화이트 선택 스위치를 누르면 색차신호(B-Y) 및 색차신호(R-Y)의 출력이 비교되어 높은쪽의 출력전압이 낮춰진 후 감쇄기로 궤환시키는 방식을 채택하고 있으나, 이는 비디오 카메라로 흰색의 피사체를 촬상한 상태에서 화이트 밸런스를 맞춰어야 하고, 전원을 켠후에는 반드시 화이트 밸런스를 맞추어야 하는 점과 촬영중 색온도가 다른곳으로 이동하게 되면 다시 화이트 밸런스를 맞추어야 하는 결점이 있었다.In general, when the auto white balance device captures a white subject with a video camera and presses the auto white selection switch, the output of the color difference signal (BY) and the color difference signal (RY) is compared and the output voltage of the higher side is lowered. It is a feedback method, but it is necessary to adjust the white balance with the video camera photographing a white subject, and after turning the power on, the white balance must be adjusted and the color temperature during shooting moves to a different place. There was a flaw in the white balance.

종래의 자동 추적 화이트 밸런스(이하 W/B라 칭함)는 주로 R.G.B 또는 R.B센서를 이용하여 공간의 색온도를 추적하여 W/B를 맞추거나 W/B스위치를 조작하여 수행하였다. 그리고 자동 화이트 밸런스 회로에 카운터를 이용할때 카운터 출력이 디지탈 To아나로그 변환부에 직접 인가되어 이 시스템을 풀(Full) W/B로 적용할 경우 문제가 있었다. 예를들면 피사체가 복합적인 색이 아니고 적색 및 청색과 같은 단색일 경우 피사체의 색재현이 부자연스럽게 되었다.The conventional automatic tracking white balance (hereinafter referred to as W / B) was mainly performed by adjusting the color temperature of the space using an R.G.B or R.B sensor to match the W / B or by operating the W / B switch. And when using the counter in the automatic white balance circuit, the counter output is directly applied to the digital to analog converter, which causes a problem when the system is applied to full W / B. For example, if the subject is not a complex color, but a single color such as red and blue, the color reproduction of the subject becomes unnatural.

따라서 본 발명의 목적은 비디오 카메라에서 만들어내는 색차신호를 비교검출한 후 이 신호에 따라 카운터하여 2단계로 레지스터 메모리에 저장하며 수직동기 펄스 분주신호에 의해 상기 카운터값을 전송하고 이 신호에 따라 아나로그 신호로 변환한후 이득을 조절하여 W/B를 자동으로 맞출수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to compare and detect the color difference signal produced by the video camera, and to count according to the signal and store it in the register memory in two steps, and transmit the counter value by the vertical synchronous pulse division signal, and according to the signal. After converting to a log signal, the gain is adjusted to provide a circuit that automatically adjusts the W / B.

본 발명의 또다른 목적은 R.G.B센서에 의해 공간의 색온도를 계속 추적하는 방식이 아닌 카메라 내부에서 색온도 레벨을 감지하여 W/B할 수 있는 회로를 제공함에 있다.Yet another object of the present invention is to provide a circuit capable of detecting the color temperature level in the camera and W / B, rather than the method of continuously tracking the color temperature of the space by the R.G.B sensor.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 다른 회로도로서 제1,2색차신호 입력단(R-Y, B-Y)으로 입력되는 색차신호의 이득을 조절하는 제1,2이득조절회로(30,40)와, 상기 제1,2이득조절회로(10,20)의 출력을 DC화하여 색차신호의 레벨을 검출하는 제1,2검출회로(30,40)와, 상기 제1,2검출회로(30,40)의 출력과 기준값(Vref)을 비교하는 제1,2비교기(50,60)와, 상기 제1,2비교기(50,60)의 출력값에 따라 카운트 업/다운 모드가 설정되어 앤드 게이트(12)를 통해 출력되는 수직동기펄스신호를 카운트하는 제1,2,카운터(13,14)와, 상기 앤드게이트(12)의 출력 수직동기 펄스신호를 소정 분주하는 분주기(25)와, 상기 제1,2카운트(13,14)의 출력을 저장하는 제1,2레지스터(21,22)와, 상기 제1,2레지스터(21,22)의 출력을 색보정 값으로 저장하는 제3,4레지스터(24,23)와, 상기 분주기(25)의 출력을 앤드(AND)하여 상기 제1,2레지스터(21,22)의 로드(Load) 신호로 공급하는 앤드게이트(27)와, 상기 분주기(25)의 출력을 앤드(AND)하여 상기 제3,4레지스터(24,23)의 로드신호로 공급하는 앤드게이트(26)와, 상기 앤드게이트(12)와 앤드게이트(26)의 출력을 앤드하여 제3,4레지스터(24,23)의 클럭신호로 공급하는 앤드게이트(28)와, 상기 앤드게이트(12)의 출력과 앤드게이트(27)의 출력을 앤드하여 제1,2레지스터(21,22)의 클럭신호로 공급하는 앤드게이트(34)와, 상기 제1,2카운터(13,14)의 출력을 앤드게이트(15,18)에서 앤드하고 오아게이트(19)에서 논리합하여 인버터(11)를 통해 수직 동기 드라이브 펄스신호의 입력을 제어하는 제어수단(35)과, 상기 제어수단(36)의 제어신호에 따라 제1,2카운터(13,14)와 제3,4레지스터(24,23)의 출력을 선택하여 출력하는 제1,2스위칭회로(29,31)와, 상기 제1,2스위칭 회로(29,31)의 출력을 아나로그 신호로 변환하여 상기 제1,2이득조절회로(10,20)에 입력되어 W/B를 조절할 수 있도록 하는 제1,2디지탈/아나로그 변환기(32,33)와, 상기 제1,2이득조절회로(10,20)에 조절된 신호를 3.58MHZ로 변조한 후 다음단의 휘도(Y)신호와 복조되도록 하는 엔코더(70)로 구성된다.1 is a circuit diagram according to the present invention. First and second gain control circuits 30 and 40 for adjusting gain of a color difference signal input to the first and second color difference signal input terminals RY and BY, and the first and second gain control circuits. First and second detection circuits 30 and 40 for detecting the level of the chrominance signal by converting the output of the gain control circuits 10 and 20 into DC, and outputs and reference values of the first and second detection circuits 30 and 40. The count up / down mode is set according to the output values of the first and second comparators 50 and 60 comparing the (Vref) and the first and second comparators 50 and 60 and output through the AND gate 12. First and second counters 13 and 14 for counting a vertical synchronization pulse signal, a divider 25 for dividing an output vertical sync pulse signal of the AND gate 12, and the first and second counts ( First and second registers 21 and 22 storing the outputs of 13 and 14, and Third and fourth registers 24 and 23 storing the outputs of the first and second registers 21 and 22 as color correction values. ) And the output of the divider 25 to AND the first and second levels. The AND gate 27 which supplies the load signals of the masters 21 and 22 and the output of the divider 25 are ANDed to load signals of the third and fourth registers 24 and 23. An AND gate 26 for supplying to the AND gate, an AND gate 28 for supplying the outputs of the AND gate 12 and the AND gate 26 to the clock signals of the third and fourth registers 24 and 23, An AND gate 34 for supplying the output of the AND gate 12 and the output of the AND gate 27 to the clock signals of the first and second registers 21 and 22, and the first and second counters 13. And control means (35) for controlling the input of the vertical synchronous drive pulse signal through the inverter (11) by ANDing the output of (14) at the AND gates (15, 18) and the OR gate (19). First and second switching circuits 29 and 31 for selecting and outputting the outputs of the first and second counters 13 and 14 and the third and fourth registers 24 and 23 according to the control signal of 36; Of the first and second switching circuits 29 and 31. First and second digital-to-analog converters 32 and 33 for converting an output signal into an analog signal and inputting the first and second gain control circuits 10 and 20 to adjust W / B; It consists of an encoder 70 which modulates the signal adjusted by the first and second gain control circuits 10 and 20 to 3.58 MHZ and then demodulates the luminance Y signal of the next stage.

상기 구성에서 제1,2이득조절회로(10,20)와 엔코더(70), 제1,2검출회로(30,40) 및 제1,2비교기(50,60)의 구성은 공지의 구성임을 밝혀둔다.In the above configuration, the first and second gain control circuits 10 and 20, the encoder 70, the first and second detection circuits 30 and 40, and the first and second comparators 50 and 60 are well known. Reveal.

따라서 본 발명의 구체적 일실시예를 상기 구성을 참조하여 상세히 설명하면 비디오 카메라에서 만들어진 색차신호(R-Y, B-Y)가 색차신호단(R-Y)(B-Y)을 통해 제1,2이득조절회로(10,20)에 입력된다.Therefore, when a specific embodiment of the present invention is described in detail with reference to the above configuration, the color difference signals RY and BY generated by the video camera are transmitted through the first and second gain control circuits 10 through the color difference signal stage RY (BY). 20).

초기상태에서는 제1,2이득조절회로(10,20)에서 소정 출력되면 제1,2검출회로(30,40)에서 저역필터링하여 DC레벨로 출력된다. 제1,2검출회로(30,40)의 출력값을 기준전압(Vref)과 비교하여 제1,2비교기(50,60)에서 다시 비교한다. 초기 검출레벨이 낮다고 볼때 제1,2비교기(50,60)의 출력은 "하이"가 되어 제1,2카운터(13,14)를 상승 카운트 모드를 지정한다. 여기서 물론 제1,2검출회로(50,60)의 출력이 다를수도 있다. 만약 제1,2검출회로(50,60)의 출력 레벨이 높을때 제1,2비교기(50,60)의 출력이 "로우"가 되면 제1,2카운터(13,14)는 다운카운트 모드로 지정된다. 즉, 제1,2카운터(13,14)는 다운카운팅한다. 이때, 앤드게이트912)를 통해 입력되는 비디오 카메라의 수직 동기 드라이브펄스(VD)를 제1,2카운터(13,14)의 클럭단(CK)으로 입력되어 상기 설정된 모드 (Up/Down)에 따라 다운카운팅 또는 상승 카운팅하여 제1,2레지스터(21,22)에 저장되며 동시에 제1,2스위칭회로(29,31)를 통해 제1,2디지탈/아나로그 변환기(32,33)에서 아나로그 신호로 변화하여 상기 제1,2이득조절회로(10,20)의 이득을 제어한다.In the initial state, if a predetermined output is output from the first and second gain control circuits 10 and 20, the first and second detection circuits 30 and 40 perform low pass filtering to output the DC level. The output values of the first and second detection circuits 30 and 40 are compared with the reference voltage Vref and compared again by the first and second comparators 50 and 60. Given that the initial detection level is low, the outputs of the first and second comparators 50 and 60 become " high " to designate the first and second counters 13 and 14 in the rising count mode. Here, of course, the outputs of the first and second detection circuits 50 and 60 may be different. If the output of the first and second comparators 50 and 60 becomes "low" when the output levels of the first and second detection circuits 50 and 60 are high, the first and second counters 13 and 14 are in the down count mode. It is designated as. That is, the first and second counters 13 and 14 down count. At this time, the vertical synchronous drive pulse VD of the video camera input through the AND gate 912 is inputted to the clock terminal CK of the first and second counters 13 and 14 and according to the set mode (Up / Down). Down counting or rising counting is stored in the first and second registers 21 and 22 and simultaneously in the first and second digital to analog converters 32 and 33 via the first and second switching circuits 29 and 31. The signal is changed to control the gain of the first and second gain control circuits 10 and 20.

예를들어 제1,2비교기(50,60)의 출력이 "하이"이어서 제1,2카운터(13,14)가 상승카운팅일때 제1,2스위치회로(29,31)와 제1,2디지탈/아나로그변환기(32,33)의 출력이 제1,2이득조절회로(10,20)의 이득을 증가시키며 그와 반대로 상기 제1,2비교기(50,60)의 출력이 낮아 하강 카운팅할때 제1,2이득조절회로(10,20)의 이득을 낮춘다. 결국 소정 레벨에서 일정한 레벨이 되도록 피이득 백 제어한다. 분주기(25)에서는 상기 앤드게이트(12)의 출력인 60HZ의 수직동기 드라이브 펄스를 7200으로 분주하는데 3600이 되면 앤드게이트(27)를 통해 "하이"를 출력한다. 그리고 앤드게이트(12)의 수직동기 드라이브 펄스를 제1,2레지스터(21,22)의 클럭단(CK)으로 입력되어 상기 제1,2카운터(13,14)의 카운팅값을 색온도 보정값으로 저장하여 상기 앤드게이트(27)의 출력 전송신호에 의해 저장된 것이 출력된다. 이때 앤드게이트(28)는 앤드게이트(12)의 출력을 받으며 또한 분주기(25)에서 분주되고 앤드게이트(26)를 통한 신호를 받아 앤드하여 발생된 신호를 제3,4레지스터(23,24)의 클럭단(CK)으로 입력되므로 상기 제1,2레지스터(21,22)의 출력값을 제3,4레지스터(23,24)에 저장한다.For example, when the outputs of the first and second comparators 50 and 60 are "high" so that the first and second counters 13 and 14 are rising counting, the first and second switch circuits 29 and 31 and the first and second The output of the digital / analog converters 32, 33 increases the gain of the first and second gain control circuits 10, 20, and vice versa, the output of the first, second comparators 50, 60 is low When lowering the gain of the first and second gain control circuit (10, 20). As a result, gain-back control is performed so as to be a constant level from a predetermined level. The divider 25 divides the vertical synchronization drive pulse of 60HZ, which is the output of the AND gate 12, to 7200. When the frequency divider reaches 3600, the divider 25 outputs "high" through the AND gate 27. The vertical synchronous drive pulse of the AND gate 12 is input to the clock terminals CK of the first and second registers 21 and 22 to convert the counting values of the first and second counters 13 and 14 into color temperature correction values. Stored and stored by the output transmission signal of the AND gate 27 is outputted. At this time, the AND gate 28 receives the output of the AND gate 12 and is divided in the divider 25 and receives the signal through the AND gate 26 to receive the signal generated by the third and fourth registers 23 and 24. Since the first and second registers 21 and 22 are input to the clock terminal CK, the output values of the first and second registers 21 and 22 are stored in the third and fourth registers 23 and 24, respectively.

한편 분주기(25)가 수직동기 드라이브 펄스를 계속 분주하여 7200이 되면 앤드게이트(26)의 출력이 "하이"가 되어 제3,4레지스터(23,24)의 저장값이 전송되며 이때 제1,2카운터(13,14)의 출력에 의해 앤드게이트(15~18)가 모두 "하이" 또는 "로우"일때 오아게이트(19)를 통해 제1,2스위칭회로(29,31)의 제어단(CTL)에 입력되어 입력을 절한하며, 이에따라 제1,2카운터(13,14)의 출력 및 제3,4레지스터(24,23)의 출력을 선택하여 출력하면 디지탈/아날로그변환기(32,33)에서 아나로그신호로 변환되어 상기 제1,2이득조절회로(10,20)에 입력된다. 그리고 오아게이트(19)의 출력에 의해 인버터(11)가 "로우"가 되어 앤드게이트(12)로 입력되어 수직동기 드라이브펄스 입력을 금지한다. 레지스터는 상기한 바와같이 현재상태의 카운터 출력을 저장하여 둔 색보정 데이타에 의해 피사체가 적색 또는 청색의 단색광일 경우약 2분전의 조건으로 색온도를 계속 맞추는 기능을 하며, 이때 앤드게이트(15~18)의 출력에 의해 이상태의 조건을 그대로 유지하는 기능을 갖게된다. 또한 제1,2카운터(13,14)의 출력이 정상상태에 도달하면 수직동기 드라이브 펄스를 인가하여 작동을 개시한다.On the other hand, when the divider 25 continuously divides the vertical synchronous drive pulse to 7200, the output of the AND gate 26 becomes “high” and the stored values of the third and fourth registers 23 and 24 are transmitted. Control terminals of the first and second switching circuits 29 and 31 through the oragate 19 when the AND gates 15 to 18 are all "high" or "low" by the outputs of the two counters 13 and 14. (CTL) is input to cut the input, accordingly, the output of the first and second counters (13, 14) and the output of the third and fourth registers (24, 23) is selected and output, the digital / analog converter (32, 33) ) Is converted into an analog signal and input to the first and second gain control circuits 10 and 20. Inverter 11 becomes " low " by the output of oragate 19 to input to AND gate 12 to inhibit vertical synchronous drive pulse input. The register functions to continuously adjust the color temperature under the condition of about 2 minutes before the subject is red or blue monochromatic light by the color correction data storing the counter output of the current state as described above. ) Has the function of maintaining this condition as it is. In addition, when the output of the first and second counters 13 and 14 reaches the normal state, the operation is started by applying a vertical synchronous drive pulse.

상술한 바와같이 R.G.B센서 및 R.B센서에 의해 공간의 색온도를 추적하여 W/B를 맞추는 종래의 방식을 배제하고 카메라 내부 신호에 의해 색온도가 맞는지를 체크하고 자동 추적으로 피이드 백 루우프에 의해 일정한 레벨로 조정하여 단색일 경우 피사체 색 재현을 자연스럽게 하는 이점이 있다.As mentioned above, the RGB color sensor and the RB sensor track the color temperature of the space, excluding the conventional method of adjusting the W / B. It is advantageous to make the subject color reproduction more natural when the color is monochromatic.

Claims (1)

제1,2색차신호 입력단(R-Y,B-Y)으로 입력되는 색차신호의 이득을 조절하는 제1,2이득조절회로(10,20)와, 상기 제1,2이득조절회로(10,20)의 출력을 DC화하여 색차신호의 레벨을 검출하는 제1,2검출회로(30,40)와, 상기 제1,2검출회로(30,40)의 출력과 기준값(Vref)을 비교하는 제1,2비교기(50,60)와, 상기 제1,2이득조절회로(10,20)에 조절된 신호를 3.68MHZ로 변조한 후 다음단의 휘도(Y)신호와 복조되도록 하는 엔코더(70)를 구비한 비디오 카메라의 화이트 밸런스 조정회로에 있어서, 상기 제1,2비교기(50,60)의 출력값에 따라 카운트 업/다운 모드가 설정되어 앤드게이트(12)를 통해 출력되는 수직동기펄스신호를 카운트하는 제1,2카운터(13,14)와, 상기 앤드게이트(12)의 출력 수직동기 펄스신호를 소정 분주하는 분주기(25)와, 상기 제1,2카운터(13,14)의 출력을 저장하는 제1,2레지스터(21,22)와, 상기 제1,2레지스터(21,22)의 출력을 색보정 값으로 저장하는 제3,4레지스터(24,23)와, 상기 분주기(25)의 출력을 앤드하여 상기 제1,2레지스터(21,22)의 로드(Load) 신호를 공급하는 앤드게이트(27)와, 상기 분주기(25)의 출력을 앤드하여 상기 제3,4레지스터(24,23)의 로드신호를 공급하는 앤드게이트(26)와, 상기 앤드게이트(12)와 앤드게이트(26)의 출력을 앤드하여 제3,4레지스터(24,23)의 클럭신호를 공급하는 앤드게이트(28)와, 상기 앤드게이트(12)의 출력과 앤드게이트(27)의 출력을 앤드하여 제1,2레지스터(21,22)의 클럭신호로 공급하는 앤드게이트(34)와, 상기 제1,2카운터(13,14)의 출력을 앤드게이트(15~18)에서 앤드하고 오아게이트(19)에서 논리합하여 인버터(11)를 통해 수직 동기 드라이브 펄스신호의 입력을 제어하는 제어수단(35)과, 상기 제어수단(35)의 제어신호에 따라 제1,2카운터(13,14)와, 제3,4레지스터(24,23)의 출력을 선택하여 출력하는 제1,2스위칭회로(29,31)와, 상기 제1,2스위칭 회로(29,31)의 출력을 아나로그 신호로 변환하여 상기 제1,2이득조절회로(10,20)에 입력되어 W/B를 조절할 수 있도록 하는 제1,2디지탈/아나로그변환기(32,33)로 구성됨을 특징으로 하는 비디오 카메라에 있어서 풀 화이트 밸런싱회로.The first and second gain control circuits 10 and 20 for adjusting gains of the color difference signals inputted to the first and second color difference signal input terminals RY and BY, and the first and second gain control circuits 10 and 20, respectively. First and second detection circuits 30 and 40 for detecting the level of the color difference signal by converting the output into DC, and first and second outputs comparing the outputs of the first and second detection circuits 30 and 40 and the reference value Vref. 2 encoders 50 and 60 and an encoder 70 for modulating the signal adjusted by the first and second gain control circuits 10 and 20 to 3.68 MHZ and then demodulating the luminance (Y) signal of the next stage. In the white balance adjustment circuit of the video camera, a count up / down mode is set according to the output values of the first and second comparators 50 and 60 to count the vertical synchronization pulse signal output through the AND gate 12. The first and second counters 13 and 14, the divider 25 for dividing the output vertical synchronization pulse signal of the AND gate 12, and the outputs of the first and second counters 13 and 14, respectively. First and second registers to store (2 1 and 22, third and fourth registers 24 and 23 for storing the outputs of the first and second registers 21 and 22 as color correction values, and the outputs of the divider 25 and the An AND gate 27 for supplying load signals of the first and second registers 21 and 22 and an output of the divider 25 to load the third and fourth registers 24 and 23. An AND gate 26 for supplying a signal, an AND gate 28 for supplying a clock signal of the third and fourth registers 24 and 23 by AND outputting the AND gate 12 and the AND gate 26. And an AND gate 34 for supplying the output of the AND gate 12 and the output of the AND gate 27 to the clock signals of the first and second registers 21 and 22, and the first and second counters ( Control means (35) for controlling the input of the vertical synchronous drive pulse signal through the inverter (11) by ANDing the outputs of the 13 and 14 at the AND gates 15 to 18 and OR at the OR gate 19; Control system of the means 35 The first and second counters 13 and 14, the first and second switching circuits 29 and 31 for selecting and outputting the outputs of the third and fourth registers 24 and 23, and the first and second switching. First and second digital / analog converters 32 for converting outputs of circuits 29 and 31 into analog signals and inputting the first and second gain control circuits 10 and 20 to adjust W / B. , 33) a full white balancing circuit in a video camera.
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