KR900004876Y1 - 싱글스캔 텔레비젼용 피아이피칩을 이용한 더블스캔 텔레비젼용 피아이피 회로 - Google Patents

Abstract

내용 없음.

Description

싱글스캔 텔레비젼용 피아이피칩을 이용한 더블스캔 텔레비젼용 피아이피 회로

제1도는 본 고안의 블럭도.

제2도는 제1도의 일실시예의 구체회로도.

제3도는 제2도의 각부분에 대한 동작파형도.

제4도는 싱글주자 텔레비젼에서 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : 주파수분주부 200 : 리드클럭 펄스발생부

300 : 영상신호발생부 110 : 플립플롭

120,130 : 논리곱소자 220 : 스미트트리거 반전소자

210 : 스미트트리거 부논리곱소자 330 : 부논리합소자

310,320 : PIP칩 R1 : 저항

C1 : 콘덴서 340,350,360 : 논리합회로

본 고안은 더블스캔(Double Scan) 텔레비젼에 관한 것으로, 특히 픽츄어인 픽츄어(Picture in Picture:이하 PIP라함) 기능을 더블스캔 텔레비젼에 구현할 수 있는 싱글스캔 텔레비젼용 PIP칩을 이용한 더블스캔 텔레비젼용 PIP회로에 관한 것이다.

통상의 더블스캔 텔레비젼은 화면의 해상도를 향상시키기 위하여 스크린상의 각 돗트점(주사선상의 각점)에 동일한 영상정보를 반복 주사함으로 화면을 선명하게 디스플레이한다. 그러나 상기 더블스캔 텔레비젼은 싱글스캔 텔레비젼에서 구현하는 PIP기능을 더블스캔 텔레비젼용의 PIP칩이 개발되지 않아 더블스캔 텔레비젼에서는 구현할수 없었다. 또한 싱글스캔 텔레비젼용의 PIP칩을 사용하여 PIP기능을 실현하려고 하여도 화면의 일부분만을 스크린에 디스플레이됨과 동시에 상기 화면도 메인화면에 겹쳐져서 디스플레이 되는 문제점이 있었다.

따라서 본 고안의 목적은 싱글스캔 텔레비젼용 PIP칩을 이용하여 더블스캔 텔레비젼에 PIP기능을 구현할 수 있는 싱글스캔 텔레비젼용 PIP칩을 이용한 더블스캔 텔레비젼용 PIP회로를 제공함에 있다.

상기 목적을 달성하기 위하여 더블스캔 텔레비젼에 있어서, 플라이백트랜스의 제1수평동기신호 열을 입력하여 소정분주비로 주파수분주한 상기 제1수평동기신호의 동기신호폭과 같은 펄스폭을 갖는 제2수평동기신호열을 출력함과 동시에 상기 제2수평동기신호열의 동기신호 사이의 중간에 위치한 같은 상기 제2수평동기신호열의 동기신호폭과 동기신호수를 갖는 제3수평동기신호열을 출력하는 주파수분주부와 제3리드스타트펄스열을 입력하여 상기 제3리드스타트펄스열의 리드스타트펄스 사이에 리드클럭펄스열을 발생리드출력펄스발생부와, 상기 제2수평동기신호열과 제3수평동기신호열을 입력하여 상기 제1수평동기신호열이 소정기간 지연하고 반전시킨 제3리드스타트펄스열을 발생출력한후 상기 제3리드스타트신호열에 의해 발생 궤환되는 리드클럭펄스열을 입력하여 동일 영상정보가 더블배열된 n비트의 제3R-Y, B-Y, Y신호를 발생출력하는 영상신호 발생부를 구비하여 PIP기능을 실현할 수 있는 싱글스캔 텔레비젼용 PIP칩을 더블스캔 텔레비젼용 PIP회로를 제공함을 특징으로 한다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 고안의 블럭도로서 제1도중 100은 주파수분주부, 200은 리드클럭펄스발생부, 300은 영상신호발생부이며 플라이백트랜스에 출력하는 제수평동기신호를 입력하여 소정분주비로 분주한 상기 제1수평동기신호폭과 같은 동기신호폭을 갖는 제2수평동기신호열을 출력함과 동시에 상기 제2수평동기신호열의 동기신호간의 중간에 위치하고 동일 동기신호폭을 갖는 제3수평동기신호열을 출력하는 주파수분주부(100)와, 제3리드스타트펄스열을 입력하여 상기 제3리드스타트펄스열의 리드스타트펄스사이에 소정폭의 펄스열을 갖는 리드클럭펄스열을 발생출력하는 리드 클럭펄스 발생부(200)와 상기 제2수평동기신호열과 제3수평동기신호열을 입력하여 제1수평동기신호열보다 소정기간 지연되고 반전한 제3리드스타트펄스열을 발생 출력한후 궤환되는 상기 리드클럭펄스열을 입력하여 상기 리드클럭펄스열에 의해 동일 영상정보를 더블배열한 n비트의 제3R-Y, B-Y, Y신호를 발생출력하는 영상신호발생부(300)로 구성한다.

상기 구성에 의거 본 고안을 설명하면 주파수분주부(100)는 라인(1)을 통해 플라이백트랜스의 제1수평동기신호열을 입력하여 소정분주비로 분주한 상기 제1수평동기신호열의 동기신호폭과 동일한 동기신호폭을 갖는 제2수평동기신호열과 제2수평동기신호열의 동기신호 사이의 중간에 위치한 동일 동기신호폭을 갖는 제3수평동기신호열을 출력함을 싱글스캔 텔레비젼의 수평동기신호열의 주파수와 동일한 수평동기신호를 발생한다.

상기 제2수평동기신호열과 제3수평동기신호열을 입력하는 영상신호발생부(300)는 제1수평동기신호열을 소정기간 지연하고 반전한 제3리드스타트 펄스를 출력한다.

이때 리드클럭펄스발생부(200)는 상기 제3리드스타트펄스열을 입력하여 상기 제3리드스타트펄스열의 각 펄스 사이에 리드클럭펄스열을 발생 출력한다.

여기서 상기 리드클럭펄스열은 싱글스캔 텔레비젼시 발생되는 리드클럭펄스열보다 소정배수의 주파수를 갖게함으로 시간적으로 소정배수만큼 압축된 리드클럭펄스열을 영상신호발생부(300)에 공급한다.

그러면 영상신호발생부(300)은 상기 제3리드스타트펄스열에 의해 발생 궤환되는 상기 리드클럭펄스열을 입력하여 램에 저장된 R-Y, B-Y, Y신호를 읽어내어 동일 영상정보를 더블배열한 n비트의 제3R-Y, B-Y, Y신호열을 발생 스위칭부로 출력한다. 그러므로 스위칭부는 상기 색차신호를 메인화면의 색차신호에 삽입 스크린에 디스플레이 된다.

제2도는 제1도의 일실시예의 구체회로도로서 제2도중 110은 플립플롭, 120, 130은 논리곱소자, 330은 부본리합소자, 310,320은 PIP칩, R1은 저항, C1는 콘덴서 340,350,360은 논리합회로이며, 반전출력단자(Q)에 입력단자(D)를 접속하고 플라이백트랜스의 제1수평동기신호를 클럭단자(CLK)로 입력하여 소정분주비로 분주한 상기 제1수평동기신호의 동기신호에서 다음 동기신호 사이의 펄스폭을 갖는 제1펄스열을 비반전 출력단자(Q)로 출력함과 동시에 상기 제1펄스열과 위상이 반전된 제2펄스열을 반전출력단자(Q1)를 통해 출력하는 플립플롭(110)과, 상기 제1펄스열을 제1입력단자로 입력하고 상기 제1수평동기신호를 제2입력단자로 입력하여 상기 두 입력신호를 논리화함으로서 제1수평동기신호열의 동기신호폭과 동일한 동기신호폭을 갖는 소정분주비로 분주한 제2수평동기신호를 출력하는 논리곱소자(120)와, 상기 제2펄스열을 제1입력단자로 입력함과 동시에 상기 제1수평동기신호를 제2입력단자로 입력하여 논리화함으로서 제2수평동기신호열의 동기호간의 중앙에 위치하며 제1수평동기신호열의 동기신호폭과 동일한 동기신호폭을 갖는 제3수평동기신호를 출력하는 논리곱소자(130)로 구성된 부분이 제1도의 주파수분주부(100)에 대응하고, 제3리드스타트펄스열을 제1입력단자로 입력하여 제2입력단자와 전원(접지)에 접속된 콘덴서(C1)와 제2입력단자와 출력단자에 접속된 저항(R1)의 시정수에 의해 상기 반전된 제3리드스타트펄스열의 각 리드스타트펄스 사이에 리드클럭펄스열을 발생출력하는 스미트트리거 부논리곱소자(210)와, 상기 리드클럭펄스열을 입력하여 보상하고 반전시킨 반전된 리드클럭펄스열을 발생하는 스미트트리거 반전소자(220)를 구성된 부분은 제1도의 리드클럭펄스발생부(200)에 대응하며, 상기 제2수평동기신호열을 수평동기입력단자(HS1)로 입력하여 제2수평동기신호열보다 소정기간 지연되고 동일주파수를 갖는 제1리드스타트펄스열을 발생 리드스타트단자(RS1)로 출력한후 리드클럭펄스열을 리드클럭펄스 입력단자(RC1)로 입력하여 상기 리드클럭펄스열중 제2리드스타트펄스열에 의해 발생한 리드클럭펄스열에 의해 제1리드스타트펄스열의 각 펄스사이의 좌반부에 위치한 제1R-Y, B-Y, Y신호를 발생출력하는 제1PIP칩(310)과, 상기 제3수평동기신호열을 수평동기입력단자(HS2)로 입력하여 제3수평동기신호열보다 소정기간 지연되고 주파수가 동일한 제2리드스타트펄스열을 발생 리드스타트단자(RS2)로 출력한후 리드클럭펄스 입력단자(RC2)로 상기 리드클럭펄스열을 입력하여 상기 리드클럭펄스열중 제3리드스타트펄스에 의해 발생한 리드클럭펄스열에 의해 제1R-Y, B-Y, Y신호와 동일한 영상정보를 갖고 제1R-Y, B-Y, Y신호 사이의 정중앙에 위치한 n비트의 제2R-Y, B-Y, Y신호를 출력하는 제2PIP(320)과, 상기 제1리드스타트펄스열을 제1입력단자로 상기 제2리드스타트펄스열을 입력하여 논리화하므로 제1수평동기신호열보다 소정기간 지연되고 반전된 동일주파수의 제3리드스타트펄스열을 발생하는 부논리합소자(330)와, 상기 n비트의 제1R-Y신호 제1-n입력단자들로 입력함과 동시에 상기 n비트의 제2R-Y신호 제1-n입력단자들로 입력함과 동시에 상기 n비트의 제2R-Y신호열을 N+1-2n 입력단자들로 입력하여 논리화함으로서 n비트의 제3R-Y신호열을 합성 n개의 출력단자들을 통해 출력하는 제1논리합회로(340)와, 상기 n비트의 제1B-Y신호를 제1-n입력단자들로 입력함과 동시에 상기 n비트의 제2B-Y신호를 제n+1-2n 입력단자들로 입력하여 논리화함으로서 제3B-Y신호열을 합성 n개의 출력단자를 통해 출력하는 제2논리화회로(350)와, 상기 n비트의 제1Y신호열을 제1-N입력단자들로 입력함과 동시에 상기 n비트의 제2Y신호열을 n+10-2n입력단자들로 입력하여 논리화함으로서 n비트의 제3Y신호열을 합성 n개의 출력단자를 통해 출력하는 논리합회로(360)로 구성되는 부분이 영상신호발생부(300)에 대응한다.

제3도는 제2도의 각 부분에 대한 출력파형도이며 제3도중 FHS는 플라이백트랜스에서 출력하는 제1수평동기신호열이고, FP는 플립플롭(110)의 비반전출력단자(Q)의 제1펄스열이며, SP는 플립플롭(110)의 반전출력단자(Q)의 제2펄스열이고, SHS는 논리곱소자(120)가 출력하는 제2수평동기신호열이며, THS는 논리곱소자(130)이 출력하는 제3수평동기신호열이고, FRSP는 제1PIP칩(310)의 리드스타트단자(RS1)에서 출력하는 제1리드스타트펄스열이며, SRSP는 제2PIP칩(320)의 리드스타트단자(RS2)에서 출력하는 제2리드스타트펄스열이고, TRSP는 부논리합소자(330)에서 출력하는 제3리드스타트펄스열이며, IRCP는 부논리합소자(330)에서 출력하는 제3리드스타트펄스열이며, IRCP는 스미트트리거 반전소자(220)에서 출력하는 반전된 리드클럭펄스열이고, RCP는 스미트트리거 부논리곱소자(210)에서 출력하는 리드클럭펄스이며, FIDS는 제1PIP칩(310)에서 출력하는 다수의 제1색차신호(R-Y, B-Y, Y)이고, SIDS는 제2PIP칩(320)에서 출력하는 다수의 제2색차신호(R-Y, B-Y, Y)이며, TIDS는 논리합회로(340)에서 출력하는 제3색차신호(R-Y, B-Y, Y)이다.

제4도는 싱글주사 텔레비젼에서 동작파형도로서 제4도 STHS는 플라이백트랜스에서 출력하는 수평동기신호열이며, STHS는 플라이백트랜스에서 출력하는 수평동기신호열이며, STRCP는 싱글주사시 PIP칩의 리드스타트펄스열이고, STIDS는 싱글주사시 PIP칩의 R-Y, B-Y, Y신호의 파형도이다.

따라서 제1도를 제2도와 제3도 및 제4도를 참조하여 상세히 설명한다.

플립플롭(110)은 반전출력단자(Q)의 제2펄스열을 입력단자(D)로 궤환입력하고 라인(1)을 통해 입력하는 제3도 FHS의 플라이백트랜스의 제1수평동기신호열의 수평동기신호가 인가될 때마다 래치시킴으로 제1수평동기신호를 소정분주한 상기 제1수평동기신호의 1주기와 같은 펄스폭을 갖는 제3도 FD의 제1펄스열을 비반전출력단자(Q)를 통해 라인(2)으로 출력함과 동시에 상기 제1펄스열과 동일한 펄스폭을 갖으며 반전된 제3도 SP의 제2펄스열을 반전출력단자(Q)를 통해 라인(3)으로 출력한다.

그러면 논리곱소자(120)은 라인(2)상의 상기 제1펄스열을 제1입력단자로 입력함과 동시에 라인(1)상의 제1수평동기신호열을 제2입력단자로 입력하여 두 입력 모두 하이(High)일때에만 하이를 출력하고 두 입력중 한 입력이라도 로우(Low)이면 로우를 출력하므로서 제1수평동기신호열의 수평동기신호폭과 동일한 폭을 같은 제1수평동기신호열을 2분주한 제3도 SHS의 제2수평동기신호열을 라인(4)으로 출력한다.

또한 논리곱소자(130)은 라인상의 제2펄스열을 제1입력단자로 입력함과 동시에 라인(1)상에 제1수평동기신호열을 제2입력단자로 입력하여 두 입력신호가 모두 하이일때에만 하이를 출력하고 두 입력신호중 한 입력신호라도 로우상태이면 로우를 출력함으로서 제2수평동기신호열의 각 동기신호 사이의 중앙에 위치하며 동일한 폭을 갖는 제3도 THS의 제3수평동기의 신호열을 합성 라인(5)으로 출력한다.

상기에서 제1수평동기신호열을 2분주하므로서 싱글주사 텔레비젼에서 공급하는 제4도 STHS 수평동기신호와 동일한 폭과 주파수를 갖는 제2수평동기신호열과 제3수평동기신호열로 변환하여 싱글스캔 텔레비젼에서와 같이 동일하게 동작하도록 제1PIP칩(310)과 제2PIP칩(320)에 공급한다.

상기 라인(4)상의 상기 제2수평동기신호열을 수평동기 입력단자(HS1)로 입력하는 1PIP칩(310)은 제2수평동기신호열보다 제3도에서와 같이 소정기간(▲T)만큼 지연된 동기신호와 동일한 펄스폭을 갖는 제3도 FRSP의 제1리드스타트펄스열 리드스타트단자(RS1)로 출력한다.

한편 상기 라인(5)상의 상기 제3수평동기신호열을 수평동기 입력단자(HS2)로 입력하는 제2PIP(320)도 제3수평동기신호열보다 소정기간(▲T)만큼 지연되고 제3수평동기신호열의 수평동기신호폭과 동일한 펄스폭을 갖는 제3도 SRSP의 제2리드스타트펄스열을 발생리드스타트단자(RS2)로 출력한다.

이때 부논리합소자(330)은 상기 제1리드스타트펄스열을 제1입력단자로 입력함과 동시에 상기 제2리드스타트펄스열을 제2입력단자로 입력하여 두 입력신호중 어느 한 입력신호라도 로우이면 로우를 발생하고 두 입력신호 모두가 하이이면 하이를 발생함으로서 제1수평동기신호열과 동일주파수를 가지며 소정기간(▲T)만큼 지연되고 반전된 제3도 TRSP의 제3리드스타트펄스열을 라인(6)으로 출력한다.

상기 제3리드스타트펄스열을 라인(6)을 통해 입력하는 스미트 트리거 부논리곱소자(210)은 라인(7)을 통해 제2입력단자와 접지 사이에 접속된 콘덴서(C)와 라인(8)을 통해 제2입력단자와 라인(8)상의 출력단자와 연결된 궤환 가변저항(R)에 의해 싱글스캔 텔레비젼에 비해 소정배(2배)의 시정수로 결정된 펄스폭을 갖는 펄스열을 상기 반전된 제3리드스타트펄스열의 하이상태에서만 발생시키므로 제3리드스타트펄스열의 각 펄스사이에 상기 시정수에 의한 펄스폭의 펄스열들을 갖는 제3도 RCP의 리드클럭펄스열을 발생라인(8)으로 출력한다.

라인(8)상의 리드클럭펄스열을 입력하는 스미트트리거 반전소자(210)는 리드클럭펄스열의 왜곡된 부분을 보상함과 동시에 반전시켜 제3도 IRSP의 반전된 리드클럭펄스열을 발생 라인(9)으로 출력한다.

상기 제3도 IRCP의 반전된 리드클럭펄스열은 제4도 STRCR의 싱글주사시의 리드클럭펄스에 비해 2배의 주파수를 갖게하여 시간적으로 1/2로 압축되어 영상정보를 2배로 압축하게 된다.

그러면 이때 제1PIP칩(310)은 라인(9)상의 상기 반전된 리드클럭펄스열을 리드클럭펄스 입력단자(RS1)로 입력하여 상기 반전된 리드클럭펄스중 제1리드스타트펄스에 발생된 리드클럭펄스열에 의해 자체의 램에 저장된 정보를 읽어 상기 제1리드스타트펄스열의 각 펄스사이의 좌반부에 위치한 제3도 FIDS와 같은 5비트의 제1R-Y신호를 라인(11-15)으로 5비트의 제1B-Y신호를 라인(16-20)으로 5비트의 제1Y신호는 라인(21-25)으로 각각 출력한다.

한편 제2PIP칩(320)도 라인(9)상의 상기 반전된 리드클럭펄스열을 리드클럭펄스 입력단자(RC2)로 입력하여 상기 반전된 리드클럭펄스열중 상기 제3리드스타트펄스에 의해 발생된 리드클럭펄스열에 따라 내부의 램(RAM)에 저장된 제1R-Y, B-Y, Y신호와 동일정보를 읽어 상기 제1리드스타트펄스열의 각 리드스타트펄스 사이의 우반부에 위치한 제1R-Y, B-Y, Y신호의 영상정보와 동일한 영상정보의 제3도 SIDS의 5비트의 제2R-Y신호를 라인(26-30)으로 5비트의 제2B-Y신호는 라인(31-40)으로 5비트의 제2Y신호는 라인(26-40)으로 각각 출력한다.

상기 제3도 FIDS의 제1R-Y, B-Y, Y신호와 상기 제3도 SIDS의 제2R-Y, B-Y, Y신호는 제4도 STIDS의 싱글주사시 R-Y, B-Y, Y신호를 상기 리드클럭펄스열의 주파수를 2배로 함으로서 2배 압축하게 된다.

그리고 논리합회로(340)은 다수의 라인(11-15)상의 5비트의 제1R-Y신호를 제1-5입력단자로 입력함과 동시에 다수의 라인(26-30)상의 5비트의 제2R-Y신호를 제6-10입력단자로 입력하여 논리합연산을 수행하므로서 동일정보가 더블배열된 제3도 TIDS의 제3R-Y신호를 합성 다수의 출력라인(41-45)을 통해 스위칭부로 출력한다.

또한 논리합회로(350)는 다수의 라인(16-20)상의 5비트의 제1B-Y신호를 제1-5입력단자로 입력함과 동시에 다수의 라인(31-35)상의 5비트의 제2B-Y신호를 제6-10입력단자로 입력하여 논리합연산을 수행하므로서 동일정보가 연이어 더블 배열된 제3도 TIDS의 제3B-Y신호를 합성다수의 출력라인(46-50)을 통해 스위칭부로 출력한다. 마지막으로 논리합회로(360)도 다수의 라인(21-25)상의 5비트의 제1Y신호를 제1-5입력단자로 입력함과 동시에 다수의 라인(36-40)상의 5비트의 제2Y신호 제6-10입력단자로 입력하여 논리합연산을 수행하므로서 동일정보가 연이어 더블배열된 제3도 TIDS의 다수의 제3Y신호를 합성다수의 라인(50-55)을 통해 스위칭부로 출력한다. 그러면 상기 다수의 제3R-Y, B-Y, Y신호들은 스위칭부에서 메인화면에 삽입되게 된다.

따라서 상기와 같이 본 고안은 더블스캔 텔레비젼에 PIP기능을 구현할 수 있는 이점이 있으며 더블스캔을 하므로서 싱글스캔시 보다 해상도가 뛰어난 선명한 화면을 디스플레이 하는 이점이 있다.

Claims (2)

1. 더블스캔 텔레비젼에 있어서, 플라이백트랜스의 제1수평동기신호열을 입력하여 소정분주비로 분주한 상기 제1수평동기신호열과 동일 동기신호폭을 갖는 제2수평동기신호열을 발생 출력함과 동시에 상기 제2수평동기신호열의 각 동기신호간의 정중앙에 위치하고 동일 동기신호폭을 갖는 제3수평동기신호열을 출력하는 주파수분주부(100)와, 제3리드스타트펄스열을 입력하여 상기 제3리드스타트펄스열을 각 리드스타트펄스 사이에 소정폭의 펄스열을 갖는 리드클럭펄스열을 발생출력하는 리드클럭펄스발생부(200)와, 상기 제2수평동기신호열과 상기 제3수평동기신호열을 입력하여 상기 제1수평동기신호열이 소정기간 지연되고 반전한 제3리드스타트펄스열을 발생출력한 후 상기 리드클럭펄스열을 입력하여 동일 영상정보가 더블 배열된 n비트의 제3R-Y, B-Y, Y신호를 발생 각각 출력하는 영상신호발생부(300)를 구비하여 PIP기능을 실현할 수 있는 싱글스캔 텔레비젼용 PIP칩을 이용한 더블스캔 텔레비젼용 PIP회로.
2. 제1항에 있어서, 영상신호발생부(300)가 상기 제2수평동기신호열을 수평동기 입력단자(HS1)로 입력하여 상기 제2수평동기신호열보다 소정기간 지연되고 동일주파수를 갖는 제1리드스타트펄스열을 발생 리드스타트단자(RS1)로 출력한후 상기 리드클럭펄스열을 리드클럭펄스 입력단자(RC1)로 입력하여 상기 제1리드스타트펄스열의 각 리드스타트펄스 사이의 좌반부의 위치하는 n비트의 제1R-Y, B-Y, Y신호를 발생하는 제1PIP칩(310)과, 상기 제3수평동기신호열을 수평동기신호 입력단자(HS2)로 입력하여 제3수평동기신호열보다 소정기간 지연되어 동일 주파수를 갖는 제2리드스타트펄스열을 발생 리드스타트단자(RS2)로 출력한후 상기 리드클럭펄스열을 리드클럭펄스 입력단자(RC1)로 입력하여 상기 제1리드스타트펄스열의 각 리드스타트펄스 사이의 우반부에 위치하는 n비트의 제1R-Y, B-Y, Y신호와 동일한 정보를 갖는 n비트의 제2R-Y, B-Y, Y신호를 발생하는 제2PIP칩(320)과, 상기 제1리드스타트펄스열을 제1입력단자로 입력함과 동시에 상기 제2리드스타트펄스를 제2입력단자로 입력하여 논리화하므로 제1수평동기신호열보다 소정기간 지연되고 반전한 동일주파수의 제3리드스타트펄스를 발생하는 논리합소자(330)와, 상기 n비트의 제1R-Y신호와 상기 n비트의 제2R-Y신호를 입력하여 동일 영상정보가 더블 배열된 n 비트의 제3R-Y신호를 합성 출력하는 제1논리합회로(340)와, 상기 n 비트의 제1B-Y신호를 제1-n입력단자들로 입력함과 동시에 상기 n비트의 B-Y신호를 제n+1-2n입력단자들로 입력하여 동일 영상정보가 더블 배열된 n비트의 제3B-Y신호를 합성출력하는 제1논리합회로(350)와, 상기 n비트의 제1Y신호를 제1-n입력단자들로 입력함과 동시에 상기 n비트의 제2Y신호를 제n+1-2n입력단자들로 입력하여 동일 영상정보가 더블 배열된 n비트의 제3Y신호를 출력하는 제3논리합회로(350)로 구성됨을 특징으로 하는 싱글스캔 텔레비젼용 PIP칩을 이용한 더블스캔 텔레비젼용 PIP회로.