KR900004730B1 - Semiconductor memory device and method for production thereof - Google Patents
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Abstract
Description
제1도는 본 발명에 따르는 EPROM(erasable programable ROM)의 주요부분의 블럭(block)도.1 is a block diagram of an essential part of an erasable programmable ROM (EPROM) according to the present invention.
제2도는 제1도에 표시한 EPROM의 부분적인 등가 회로도.FIG. 2 is a partial equivalent circuit diagram of the EPROM shown in FIG.
제3도는 제1도의 표시한 EPROM의 메모리셀(memorycell)부와 주변 회로부의 일부분의 단면도.3 is a cross-sectional view of a portion of a memory cell portion and a peripheral circuit portion of the EPROM shown in FIG.
제4도는 고내압화(高耐壓化)된 고전압 인가회로의 일부단면도.4 is a partial sectional view of a high voltage application circuit with high breakdown voltage.
제5a도∼제5i도는 제3도에 표시한 메모리셀부와 주변회로부의 제조 공정을 표시하는 각 공정에서의 단면도.5A to 5I are cross-sectional views at each step showing manufacturing steps of the memory cell portion and the peripheral circuit portion shown in FIG.
제6a도∼제6c도는 제4도에 도시한 고전압 인가회로부의 제조공정의 중요단계를 시하는 공정에서의 단면도.6A to 6C are cross-sectional views in the process showing important steps of the manufacturing process of the high voltage application circuit portion shown in FIG.
본 발명은 반도체 기억장치 특히 이레이저블 프로그램어블(erasable programable) ROM (이하 EROM이라 함)에 관한 것이다.The present invention relates to semiconductor memory devices, in particular erasable programmable ROM (hereinafter referred to as EROM).
EPROM에 있어서 일반적으로 고소화와 고집적화를 도모하기 위하여 N채널형의 금속 절연반도체 전계효과 트랜지스터(metal-insulator-semiconductor fiedld effect transistor-이하 MISFET라함)으로 메모리 셀부와 주변회로부를 구성하고 있다.In the EPROM, the memory cell portion and the peripheral circuit portion are generally composed of an N-channel type metal insulator semiconductor effect transistor (hereinafter referred to as MISFET) to achieve high burning and high integration.
이 경우에 소비전류를 적게하기 위하여 상기의 주변회로부를 콤플리먼테리 MOS(이하 CMOS라함)로 구성하는 것을 본 발명인들이 연구하였지만 오직 CMOS만으로 형성하는 것은 다음과 같은 문제가 발생한다는 것이 판명되었다.In this case, in order to reduce the current consumption, the present inventors have studied the configuration of the peripheral circuit part as a complementary MOS (hereinafter referred to as CMOS), but it has been found that the following problem occurs when only the CMOS is formed.
즉, N형 반도체 기판에 웰(well)을 공통으로 형성하고 이 P형 웰내에다 N채널의 MISFET를 각각 부설하게 되는데 각 소자간의 배선과의 관계로 웰 접지용의 접속 영역을 웰의 주변부에 배치하지 않으면 않되게 된다. 따라서 소자와 접속 영역과의 거리가 멀어지게 된다. 이로 인하여 특히 고전압(기억 동작용의 21V 또는 25V)이 인가되는 부분에서는 동작시에 드레인측으로부터 웰 가운데로 방출되는 홀(hole)이 접속영역에 이동하게 될 때에 전기 저항이 크게되고 그로인한 전압강하분에 의하여 웰이 전위가 상승하게 된다. 이 경우에 CMOS 구조이기 때문에 상기의 드레인(N형)-P형 웰 ... N형 기판 ... P채널의 P+형 확산 영역 등의 사이에 형성되는 PNPN의 사이리스터 구조를 형성하게 되고 이 사이리스터 구조를 상술한 웰 전위의 상승이 트리거(trigger)가 되어 도통하게 됨으로서 소위 래치업(ratch up)현상이 일어나서 소자의 파괴를 초래할 염려가 있다.In other words, wells are commonly formed in an N-type semiconductor substrate, and N-channel MISFETs are placed in the P-type wells. A connection area for well grounding is connected to the periphery of the wells in relation to the wiring between the elements. You must place it. As a result, the distance between the device and the connection region is increased. As a result, especially in the part where high voltage (21 V or 25 V for memory operation) is applied, when the hole discharged from the drain side to the center of the well moves to the connection area during operation, the electrical resistance becomes large, and thus the voltage drop. The minute causes the well to rise in potential. In this case, because of the CMOS structure, a thyristor structure of the PNPN formed between the drain (N-type) -P-type well ... N-type substrate ... P-type diffusion region of the P-channel is formed. As the rise of the well potential described above becomes a trigger and becomes conductive, a so-called latch up phenomenon may occur, resulting in destruction of the device.
이에 대한 대책으로서 본 발명의 발명인들은 상기의 CMOS구조에다 오프세트게이트(offset gate)를 채용하여 각 드레인측에 저농도(低濃度)영역(N-형 또는 P-형)을 부설하여 고내압(高耐壓)이되게 하는 것을 시도하여 보았지만 이 경우에 각 드레인 영역에다 저농도 영역을 각각 부설하여야 함으로 공정이 복잡하게 되어 그다지 바람직한 것이 되지 못하였다. 더구나 특히 웰 내의 MISFET의 드레인에는 21V(기억동작시)와 5v(호출동작시)가 인가되고, 이에 따라서 웰 전위가 21V와 5V로 변동하기 때문에 기억동작... 호출 동작의 절환(切煥)동작이 불안정하게 된다. 더구나 상기의 CMOS 구조에서는 각 웰 사이의 그리고 웰-확산 영역 사이의 거리를 충분하게 잡을 필요가 있음으로 고집적화 하는데 또칩의 크기를 보다 적게 하고저 할 때에 매우 불리하다.As a countermeasure against this, the inventors of the present invention employ an offset gate in the above CMOS structure to provide a low concentration region (N-type or P-type) on each drain side to provide high breakdown voltage. I) Attempt to make it possible, but in this case, the low concentration area should be laid in each drain area, which makes the process complicated and not very desirable. Furthermore, in particular, 21V (in memory operation) and 5v (in call operation) are applied to the drain of the MISFET in the well, and accordingly the well potential varies between 21V and 5V. The operation becomes unstable. Moreover, in the above CMOS structure, the distance between each well and between the well-diffusion regions needs to be sufficiently held, which is very disadvantageous when it is required to reduce the size of the chip and to reduce the size of the chip.
본 발명의 발명인들은 상술한 바와 같은 지식을 기초로 하여 본 발명을 완성한 것이다.The inventors of the present invention have completed the present invention based on the above knowledge.
본 발명의 제1의 목적은 래치엎이 일어나지 않게 하면서 소비전류를 감소시킬 수 있는 반도체 기억장치를 제공하는 것이다. 본 발명의 제2의 목적은 래치업이 일어나지 않게 하면서 소비전류를 감소시킬 수가 있으며 또 집적도를 높일 수 있는 반도체 기억장치를 제공하는 것이며, 본 발명의 제3의 목적은 래치엎이 일어나지 않게 하면서 소비 전류를 감소시킬수가 있으며, 또 기억과 호출의 절환동작을 안정하게 시행할 수 있는 반도체 기억장치를 제공하는 것이다. 그리고 본 발명의 제4의 목적은 상기한 반도체 기억장치를 용이하게 만들수가 있는 제조방법을 제공하는 것이다.It is a first object of the present invention to provide a semiconductor memory device capable of reducing current consumption without causing latch over. A second object of the present invention is to provide a semiconductor memory device capable of reducing current consumption and increasing the degree of integration while preventing latch-up from occurring, and a third object of the present invention is to prevent consumption by causing latch over. It is possible to provide a semiconductor memory device capable of reducing current and stably performing memory and recall switching operations. It is a fourth object of the present invention to provide a manufacturing method which can easily make the above-described semiconductor memory device.
다음에는 본 발명을 EPROM에다 적용한 실시예를 그림을 참조하면서 자세하게 설명한다.Next, an embodiment in which the present invention is applied to an EPROM will be described in detail with reference to the drawings.
제1도는 EPROM의 췹위에 배치되어 있는 주요회로의 블록도를 표시한 것이다. 메모리셀 M-CEL에는 어드레스 바퍼(address buffer) AB로부터의 선택신호(選擇信號)가 X디코우더(decoder)X-DEC와 Y디코우더 Y-DEC를 통하여 각각 공급이 되며 또 입출력(入出力)바퍼 IOB로 부터의 입출력 신호가 센스 앰프(sense amplifier) SA와 기억동작회로 WC를 통하여 공급이 된다. 여기서 알아두어야 할 것은 호출동작 전압과 같은 정도의 저전압(5V)이 인가되는 각 디코우더 X-DEC와 Y-DEC, 센스 앰프(SA), 그리고 입출력 바퍼 IOBemd은 전술한 CMOS로 구성되어 있고 또 고전압(21V 또는25V)이 인가되는 기억동작 회로는 모두 P형 기판 자체에 부설한 N채널의 MISFTF들로 구성되어있는 것이다.FIG. 1 shows a block diagram of the main circuit disposed on the EPROM. The selection signal from the address buffer AB is supplied to the memory cell M-CEL through the X decoder X-DEC and the Y decoder Y-DEC, respectively. Input and output signals from the buffer IOB are supplied through the sense amplifier SA and the memory operation circuit WC. It should be noted that each decoder X-DEC, Y-DEC, sense amplifier (SA), and input / output buffer IOBemd to which the low voltage (5V) is applied at the same level as the call operation voltage are composed of the above-described CMOS. The memory operation circuits to which high voltage (21V or 25V) is applied are all composed of N-channel MISFTFs attached to the P-type substrate itself.
제2도에서는 제1도에 표시한 EPROM의 각 디코우더, 메모리셀부와 함께 기억동작회로, 그리고 입출력 바퍼의 등가회로가 각가 부분적으로 표시되어 있다. 여기서 기억동작 회로라는 것은 기억동작 전압 Vpp가 인가되는 고전압 인가회로와 등가(等價)이다. 그리고 호출전압 Vcc가 인가되는 부분은 호출 전압 인가회로로서 상기의 기억동작 전압계(電壓系)와 구별하고 있다.In FIG. 2, the decoder, the memory cell portion, the memory operation circuit, and the equivalent circuit of the input / output buffer are shown partially in FIG. The memory operation circuit here is equivalent to the high voltage application circuit to which the memory operation voltage Vpp is applied. And calling the voltage V cc is applied to part are distinct from the stored operating the voltmeter (電壓系) of the call as applied voltage.
제2도에서 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)의 2중 게이트 구조의 N채널 MIS FET(QM1-1.....QM1-n)∼(Q55...QMm-n)에 의하여 각 메모리셀이 종횡(縱橫)으로 형성되어 있다.In FIG. 2, the N-channel MIS FET (Q M1-1 ..... Q M1-n ) to (Q5 5 ... Q of the double gate structure of the floating gate and the control gate is shown . Each memory cell is formed vertically and horizontally by Mm-n ).
각 콘트롤 게이트를 연결하는 공륭의 위드라인(word line)W1,....Wm와, 각 드레인을 연결하는 공통의 비트라인(bit line)D1....Dn가 메트릭스(matrix)모양으로 교차하여 배치되어 있다. 각 워드라인은 그의 한쪽에 디플리이션 모우드(depletion mode)의 트랜스화 게이트(transfer gate)QT1.....QT1를 통하여 X디코우더 X-DEC에 각각 접속되어 있다. 그리고 각 워드라인의 다른쪽끝은 워드라인 충전용(充電用)의 플엎(pull up)회로를 구성하는 고저항 소장(高抵抗素子)R1.....Rm를 통하여 전원단자 Vpp에 각각 접속되어 있다. 각 비트라인은 스의칭(swiching)용의 MISFET Qs1.....Qsm를 통해서 콤몬 비트라인(common bit line)에 의하여 기억동작회로(writion circuit)WC와 입출력 바퍼 IOB에 접속되어 있다. 또 FET Qs1.....Qsm의 게이트는 디플리이션 모우드 트랜스화게이트 Q'T1.....QTm'를 통하여 Y-DEC에 각각 접속되어 있으며 또 FET Qs1.....Qsm와 트랜화 게이트의 MISFET Q'T1.....QTm'와의 사이에서 플업회로의 고저항소자 R'1.....Rm'들이 전원단자 Vpp와의 사이에 접속되어 있다.The excellent word lines W 1 , .... W m connecting each control gate and the common bit lines D 1 .... D n connecting each drain are matrix They are arranged crosswise in shape. Each word line is connected to the X decoder X-DEC, respectively, via a transfer gate Q T1 ..... Q T1 of a depletion mode on one side thereof. The other end of each word line is connected to the power supply terminal V pp through a high resistance small R 1 ..... R m constituting a pull up circuit for word line charging. Each is connected. Each bit line is connected to the memory circuit WC and the input / output buffer IOB by a common bit line through a MISFET Q s1 ..... Q sm for switching. . The gates of FET Q s1 ..... Q sm are connected to Y-DEC through deflation mode transition gates Q ' T1 ..... Q Tm ', respectively, and the FET Q s1 .... The high-resistance elements R ' 1 ..... R m ' of the fly-up circuit are connected between the power supply terminal V pp between .Q sm and MISFET Q ' T1 ..... Q Tm ' of the transition gate. have.
상기의 X디코우더 X-DEC는 P채널의 MISFET Q6과 N채널의 MISFET Q7이 서로 한쌍을 이루고 있으며, 이러한 쌍이 여러개 모여서 구성되어 있다. 그리고 Y 디코우더 Y-DEC는 P채널의 MISFET Q8과 N채널의 MISFET Q9의 쌍이 여러쌍 모여서 구성되어 있다. 또 입출력 바퍼 IOB도 상술한 것과 마찬가지로 P채널의 MISFET Q4과 N채널의 MISFET Q5가 쌍을 이루고 있는 것에 의하여 구성되어 있다. 상술한 X 디코우더 X-DEC와 Y디코우더 Y-DEC 그리고 입출력 바퍼에는 저전압이 인가된다. 그리고, 상술한 기억동작 회로 WC는 N채널의 MISFET Q1, Q2, Q3에 의하여 구성되어 있다. 이들 MISFET 중에서 Q2, 디플리이션 모우드이다. 이와 같은 단일 채널(single channel)의 MISFET로 구성되어 있는 회로에는 고전압이 인가된다. 다음에는 제3도를 참조하여 본 실시예에 따르는 주요부분의 구성에 대하여 설명한다.In the X decoder X-DEC, a pair of P-channel MISFET Q 6 and an N-channel MISFET Q 7 are paired with each other. The Y decoder Y-DEC consists of a pair of P-channel MISFET Q 8 and N-channel MISFET Q 9 pairs. Also input and output bapeo IOB also is composed of those that form the pair of the MISFET Q 5, like the P-channel MISFET and an N-channel Q 4 of that described above. A low voltage is applied to the above-described X decoder X-DEC, Y decoder Y-DEC and the input / output buffer. The above-described memory operation circuit WC is constituted by the N-channel MISFETs Q 1 , Q 2 , and Q 3 . Among these MISFETs are Q 2 , deflation mode. A high voltage is applied to a circuit composed of such a single channel MISFET. Next, with reference to FIG. 3, the structure of the main part which concerns on a present Example is demonstrated.
이 제3도에는 제2도에 표시한 기억동작 회로 WC와 입출력바퍼 IOB 내에 있는 각 MISFET Q1, Q2, Q3또 Q5의 단면도와 함게 메모리셀 M-CEL의 일부분의 단면도를 표시하였다. 즉, 공통의 P형 실리콘 기판 1의 하나의 주면에 형성한 필드 SiO2a막 2에 의하여 각 소자 영역이 분리되고 그 각 소자영역내에는 각각의 MISFET가 형성되어 있는데 특히 주변회로부에서 기억동작 전압이 인가되는 고 전압계에는 모두 N채널의 MIFET로 구성되고 도 호출동작 전압이 인가되는 저전압계는 N형의 웰(well)3을 포함하는 CMOS로 구성되어 있는 것이 특징적이다. 고전압계의 MISFET Q1∼Q3에서 센스 앰프 SA에다 Q1의 N+형의 소스 영역 4가 접속되고 Q2와 공통인 N+형의 드레인 영역 5에는 고전압 Vpp가 인가되며 또 Q2는 채널부의 불순물 도우핑(doping)층 6에 의하여 디플리이션 모우드로 되어 있다. Q2의 다른쪽의 N-형 확산 영역 7은 Q3과 공통이고 Q3의 N+형 소스 영역 8은 접지되어 있다. 각 FET Q1∼Q3의 게이트 전극 9,10,11은 모두 제1층의 폴리 실리콘으로 형성되어 있다.FIG. 3 is a cross-sectional view of a part of the memory cell M-CEL together with the cross-sectional views of the memory operation circuit WC and the MISFETs Q 1 , Q 2 , Q 3 and Q5 in the input / output buffer IOB shown in FIG. 2. That is, each device region is separated by a field SiO 2 a
그리고, 12,13,14,15는 각 알미늄 전극 또는 배선이고, 이하 마찬가지 이지만 16은 게이트 산화막, 17은 폴리 실리콘막의 표면 산화막, 18은 인 실리케이트(phopho-silicate)유리막이다.12, 13, 14, and 15 are aluminum electrodes or wirings. The same applies to the following, but 16 is a gate oxide film, 17 is a surface oxide film of a polysilicon film, and 18 is a phophosilicate glass film.
한편 저전압계의 입력버퍼는 N채널의 MISFET Q3와 P채널의 MISFET Q4에 의한 CMOS로 되어 있다. Q5의 N+형 소스 영역 19는 접지되어 있고 그의 N+형 드레인 영역 20은 Q4이 P+형 확산 영역 21과 알미늄 배선 22로 접속되어 있다. Q4의 다른쪽의 P+형 영역 23은 웰 3의 N+형 급전영역(給電領域) 24와 함게 저전압 전원에 접속되어 있다. 두 FET Q4와 Q5의 각 게이트 전극 25, 26은 제2층의 폴리 실리콘막으로 형성되며 도 서로 접속되어있다. 그리고 22와 마찬가지로 27, 28,29들도 알미늄 전극 또는 배선이고, 30은 폴리실론막의 표면 산화막이다.On the other hand, the low-voltage input buffer is composed of CMOS by N-channel MISFET Q 3 and P-channel MISFET Q 4 . The N +
그리고 메모리셀 M-CEL은 그의 게이트가 2층 구조의 폴리 실리콘 게이트이며, 플로팅 게이트 31의 위에 콘트롤 게이트 32가 적층된 게이트 구조로 되어 있다. 각 게이트 사이에는 N+형 확산 영역 33,34,35이 형성되어 있고 이들중에서 영역 33은 알미늄으로된 데이터라인(data line) 36에 접속되어 있다.The memory cell M-CEL has a two-layer polysilicon gate, and has a gate structure in which the
이상 설명한 바와 같이 주변회로의 고전압계가 모두 반도체 기판 1자체에 만들어진 N채널의 MISFET로 되어 있고 앞서 설명한 바 있는 CMOS에서 처럼 웰내에 소자를 부설하지 않았으므로 확산 영역에 고전압 Vpp가 인가되어도 웰 전위가 변동하게 되는 일은 전연 발생하지 않는다. 따라서 웰 전위의 변동에 기인하는 래치 엎 현상을 되기 때문에 이와 같은 P+형의 영역의 존재하게 되면 앞서 설명한대로 고전압을 인가할때에 웰 전위가 변동하게 되고 이것이 트리거 작용을 하여서 예를들면 메모리 셀측의 N+형의 확산 영역과의 사이에 나타나는 PNP 사이리스터가 도통하게 되지만 본 실시예의 구조에서는 그와같은 사이리스터 구조자체가 존재하지 않는다. 더구나 본 실시예에서는 고 전압계에서 고전압 인가시에 발생된 캐리어는 기판 1자체를 통하여 방출(放出)되는데 그의 이동거리는 기판1의 두께 정도밖에 되지 않는다. 따라서 기판 1의 전위변동이 적기 때문에 저전압계의 FET Q4측과의 사이에도 래치엎 현상이 일어나기 어렵게 된다.As described above, since the high voltage meters of the peripheral circuits are all made of N-channel MISFETs made on the semiconductor substrate itself, and no device is placed in the well as in the CMOS, as described above, even if a high voltage V pp is applied to the diffusion region, the well potential remains high. What happens is that nothing happens. Therefore, the latch potential due to the variation of the well potential causes the P + type region to exist. As described above, the well potential changes when a high voltage is applied, and this causes a trigger action. The PNP thyristors appearing between the N + type diffusion regions of the metals become conductive, but the thyristors themselves do not exist in the structure of this embodiment. Moreover, in the present embodiment, the carrier generated at the time of applying the high voltage in the high voltmeter is emitted through the substrate 1 itself, and its moving distance is only about the thickness of the substrate 1. Therefore, since the potential variation of the substrate 1 is small, the latching phenomenon is unlikely to occur even with the FET Q 4 side of the low voltage meter.
그리고, 이에 관련하여 저전압계의 CMOS에서는 N형 웰 3이 저전압(5V)에 고정되어 있기 때문에 전위변동이 일어나기 어려움으로 그의 웰측에서의 트리거의 근원이 존재하지 않아서 래치엎 현상을 충분히 방지할 수 있는 구조로 되어 있다. 그러므로 본 실시예의 주변회로부는 전체적으로 기억동작과 호출동작의 절환동작에 있어서도 안정된 것이 된다. 그리고 도 고전압계에서는 상기 한바와 같이 전연 웰을 형성하지 않는 구조로 되어 있으므로 그만큼 소자 영역의 크기를 적게 할 수가 있고 따라서 집적도(集積度)를 높일수가 있게 된다.In this connection, since the N-type well 3 is fixed to the low voltage (5V) in the CMOS of the low voltage meter, a potential change does not occur, and thus there is no source of the trigger on the well side, so that the latch-up phenomenon can be sufficiently prevented. It is. Therefore, the peripheral circuit portion of the present embodiment becomes stable even in the switching operation of the memory operation and the recall operation as a whole. In addition, since the high-voltage system has a structure in which the leading edge well is not formed as described above, the size of the device region can be reduced by that amount, and thus the integration density can be increased.
제2도에 표시한 플업저항 R는 예를들면 기판 1위에 절연막을 사이에 두고 만들어진 고저항의 폴리 실리콘막으로 형성하여도 좋다. 혹은 그 폴리 실리콘막에 선택적으로 불순물을 도우프하여서 P+형의 소스와 드레인 영역을 형성하고 이들 두 영역 사이의 폴리 실리콘을 채널로는 P채널 MISFET구조를 기판 1의 위에다 형성한 것이 있어도 좋다. 이와같은 MISFET의 구조로 기억동작시에는 도통상태로 되어 고정항이 되게 하여도 좋지만 채널에다 불순물을 도우프하여 디플리이션 모우드의 부하저항이 되게 하여도 좋다. 하여간에 그 P채널 MISFET는 기판 1과의 절연 분리되어 있기 때문에 고전압 Vpp가 인가될때에 기판 1을 거쳐서 상술한 바와 같은 래치엎이 생기게 될 염려가 전연 없게 된다.The flip-up resistor R shown in FIG. 2 may be formed of, for example, a high-resistance polysilicon film formed over the substrate 1 with an insulating film interposed therebetween. Alternatively, the polysilicon film may be selectively doped with an impurity to form a P + type source and drain region, and a P channel MISFET structure may be formed on the substrate 1 as a channel using polysilicon between these two regions. With the structure of the MISFET as described above, it may be brought into a conductive state during the memory operation and may be fixed, but the impurities may be doped into the channel to become the load resistance of the deflation mode. In any case, since the P-channel MISFET is insulated from the substrate 1, there is no fear of latching as described above through the substrate 1 when the high voltage V pp is applied.
또 본 실시예에서는 메모리셀을 모두 N채널로 형성하였음으로 메모리셀을 P채널 MISFET로 형성할 경우에 필요하게 되는 스위치용의 FET가 전연 필요치 않게 됨으로 이것에 의하여서도 집적도를 높일수가 있게된다.In this embodiment, since all the memory cells are formed of N channels, the switch FET which is necessary when the memory cells are formed of P-channel MISFETs is not necessary at all, thereby increasing the degree of integration.
본 실시예에 의한 주변회로는 특히 기억동작시에 충분한 내압특성이 있지만 좀더 고내압화가 되게 하고저 할 때에는 제4도에 도시한것과 같이 오프세트 게이트(offset gate) 구조로 하는 것이 바람직하다. 즉, 예를 들면 MISFET Q1에서 그의 게이트를 제1층의 폴리 실리콘막 9와 그위에 부분적으로 포개진 제2층의 폴리 실리콘막 37으로 구성하고 폴리 실리콘막 9의 드레인측에 저농도의 N-형 영역 38을 고농도의 N+형 영역 5와 서로 인접하여 형성한다. 그리고, 제2층의 폴리 실리콘막 37과 드레인 영역 56을 모두 고전압 Vpp가 가해지게 하든가 또는 폴리 실리콘막 37에는 별개의 전압을 인가한다. 이렇게하면, 상기 저농도 영역 38과 기판 1과의 사이에서 뻗어나가는 공핍층에 의하여 드레인 고전계(高電界)가 완화(緩和)되어짐으로 소스 영역 4축으로 부터의 캐리어의 량 도는 상기 DN접합부로부터 기판 1의 내부로 방출되는 홀(hole)의 량이 감소하게 된다. 그러새 드레인측에 캐리어가 집중하게 되어 일어나는 부성저항(負性抵抗)이 적어지게 되어 소스와 드레인사이의 내압 BVDS가 향상하게 된다.Although the peripheral circuit according to the present embodiment has a sufficient breakdown voltage characteristic especially during the memory operation, it is preferable to have an offset gate structure as shown in FIG. That is, for example, in the MISFET Q 1 , its gate is composed of the
다음에는 제3도에 도시한 EPROM의 제조방법을 제5a도∼제5i도를 참조하여 설명한다.Next, a method of manufacturing the EPROM shown in FIG. 3 will be described with reference to FIGS. 5A to 5I.
먼저 제5a도와 같이 기판 1의 하나의 주면에다 이온 주입법(ion-implantion)과 드라이브(drive)확산, 그리고, 또 Si3N4막 39를 마스크로 하여 선택 산화기술에 의하여 N형 웰 3과 필드 SiO2막 2를 형성한다.First, as shown in FIG. 5A, ion-implantion and drive diffusion are performed on one main surface of the substrate 1, and an N-type well 3 and a field are selected by a selective oxidation technique using a Si 3 N 4 film 39 as a mask. SiO 2 film 2 is formed.
그림에서도 도시를 간략하게 하기 위하여 P+형 채널 스톱퍼는 생략하였다. (제3도에서도 마찬가지임)In the figure, the P + channel stopper is omitted for simplicity. (The same is true in Figure 3.)
뒤따라서 제5b도와 같이 Si3N4막 39와 그밑에 있는 SiO2막 40을 순차로 에칭(etching)에 의하여 제거한 다음 열산화등의 게이트 산화기술에 의하여 각 소자영역에 게이트 산화막 16을 형성한다. 그리고 포토레지스터등의 마스크 41을 소정의 형태로 만들어소 비소(砒素--AS)이온빔 42를 낮은 도우즈량으로 주입하여 디플리이션 모우드의 MISFET용의 이온주입 영역 6을 얕게 형성한다. 또, 마스크 41은 기판 1의 표면의 SiO2막에다 두께의 차를 둔것이여도 좋치만 이때에는 막의 두께가 얇은 SiO2부분을 통과하여서만 상기의 이온주입이 되도록 하면된다.Subsequently, as shown in FIG. 5B, the Si 3 N 4 film 39 and the underlying SiO 2 film 40 are sequentially removed by etching, and then a
그 다음에는 제5c도에 도시한것과같이 케미컬 베이퍼 데포지션(chemical vapor deposition) 기술(이하 CVD법이라함)에 의하여 전체 표면에 형성시킨 폴리 실리콘 막을 인처리(불순물로 인(P)을 폴리 실리콘막내에다 도우프한다)하고 그리고 나서 포토에칭기술에 의하여 패턴잉하여서 메몰셀부의 상면전체를 덮는 폴리 실리콘막 43과 주변회로에 있는 고전압인가 회로의 MISFET들의 각 게이트 전극, 9,10, 11들만을 각각 남겨둔다.Next, as shown in FIG. 5C, the polysilicon film formed on the entire surface by chemical vapor deposition (hereinafter referred to as CVD method) is treated with phosphorus (phosphorus (P) as impurity). Only the gate electrodes, 9, 10, and 11 of the
그리고나서 제5d도와 같이 열산화기술에 의하여 각 폴리실리콘막 9∼11, 43의 표면에 눅은 SiO2막 17을 형성시킨다음 CVD법에 의하여 전체 표면에다 제2층의 폴리 실리콘막 44를 형성한다. 그후에 이 폴리 실리콘막 44에다 인을 도우프(인처리)한다.Then, as shown in FIG. 5D, a wet SiO 2 film 17 is formed on the surfaces of each of the
그다음에는 제5e도와 같이 포토레지스터 45를 빛에 쬐이고 현상 처리를 하여 소정의 패턴(pattern)의 마스크를 만들어 주변회로부의고전압계의 회로부를 덮게하고 메모리 셀부의 양쪽 폴리 실리콘막 44와 43을 또 주변회로부의 저전압계의 회로부위의 폴리 실리콘막 44, 그리고 각 SiO2막 17,16을 에칭한다. 이렇게 함으로서 메모리셀부에는 2중 게이트 구조의 폴리 실리콘막 32와 31이 남게 되고 주변회로의 저전압 회로부에는 게이트 전극형상의 폴리 실리콘막 25,26이 남게 된다.Next, as shown in FIG. 5E, the
뒤다라서 제5f도에 도시한것과 같이 이번에는 메모리 셀부와 주변의 저전압계 회로부위를 별도의 포토레지스트 46으로 덮고 이것을 마스크로하여 고전압계 회로부의 폴리실리콘막 44와 SiO2막 17,16을 순차적으로 에칭한다.Subsequently, as shown in FIG. 5f, this time, the
이어서 제5g도와 같이 열산화 기술에 의하여 각 폴리실리콘막의 표면에서부터 기판 1의 노출면에 걸쳐서 얇은 SiO2막을 성장시킨 다음에 주변의 저전압계 회로부의 웰 3위를 포토레지스트 47로 덮고 이 포토레지스트의 일부를 제거하여 둔다.Subsequently, a thin SiO 2 film is grown from the surface of each polysilicon film from the surface of each polysilicon film to the exposed surface of the substrate 1 by thermal oxidation, as shown in FIG. 5g. Remove some and leave.
이 상태에서 비소의 이온빔을 높은 도우즈량으로 주입시켜서 각 폴리 실리콘막 9∼11,25,26,31,32, 필드 SiO2막 2과 포토 레지스터막 47을 마스크로하여 소정의 각 영역에 이온을 선택적으로 주입시킨다. 이렇게 함으로서 각 FET의 N+형 소스 도는 드레인 영역 4,5,7,8,19,20,33,34,35을 각 게이트 전극의 양측에 셀프 알라인(self alignment)방식으로 형성하고 또 웰 3에는 N+형의 콘택트 (Contact)영역 24를 형성한다. 상기의 비소이온빔을 주입시킬때의 마스크는 CVD 법에 의하여 형성되는 SiO2막을 이용하여도 좋다.In this state, arsenic ion beams are implanted at a high dose, and ions are applied to predetermined areas using the polysilicon films 9-11, 25, 26, 31, 32, the field SiO 2 film 2 and the photoresist film 47 as masks. Optional injection. In this way, N + type source or
다음에은 제5h도와 같이 또다른 포토레지스트막 49를 덮고 이것을 마스크로 하여 보론 (B)의 이온빔 50을 주입하여 폴리 실리콘막 25의(웰 내의)양측에 P+형의 소스 영역21과 드레인 영역 23을 각각 형성한다. 이 이온빔 50을 주입시킬때에 사용하는 마스크도 CVD법에 의하여 형성한 SiO2막을 이용하여도 좋다.Next, as shown in FIG. 5h, another
그리고나서 제5i도에 도시한것과 같이 CVD법에 의하여 전체 표면에 피착시킨 인 시리케이트 유리막 18과 그밑에 있는 SiO2막을 순차적으로 에칭하여 각 콘택트구멍을 만든다. 그리고 이어서 진공 증착 기술에 의하여 알미늄을 전체 표면에 부착시키고 이것을 포토에칭기술로 패턴닝하여 제3도에 표시한 각 알미늄 전극과 배선을 형성한다.Then, as shown in FIG. 5I, each contact hole is formed by sequentially etching the
제6a도∼제6c도는 제4도에 도시한 오프세트 게이트 구조의 형성 방법을 표시한 것이다. 이와같은 구조를 형성할려면 제5b도의 공정에서 이온주입영역 6을 좀 넓게 형성하고 데플리이션 모우드의 FET Q2와 FET Q1가지에 걸쳐서 저농도의 N-형 이온의 주입 영역 6을 제6a도와 같이 형성한다. 그리고나서 제5c도∼제5d도에서와 마찬가지로 제6a도에 도시한바와 같이 각 게이트 전극 9,10 그리고 또 제2층의 폴리 실리콘막 44를 형성한다.6A to 6C show a method of forming the offset gate structure shown in FIG. In this form the same structure if you would like to claim 5b separate step ion implantation area replicon Orientation Modal formed
그다음에는 제6b도와 같이 제5f도의 공정에 의하여 폴리 실리콘막 9와 일부가 겹쳐지게금 제2층의 폴리 실리콘막이 남아 있도록 포토레지스트 46을 마스크로하여 에칭을 하여서 제2층의 폴리 실리콘막 37을 형성한다.Next, as shown in FIG. 6B, the
이어서 제6c도와 같이 제5g도에서와 마찬가지로 SiO2막 17,30을 열산화 의하여 성장시키고 전체표면에 비소의 이온빔 48을 조사한다. 이렇게 함으로써 폴리 실리콘막 9,10,37이 존재하지 않는 영역에 비소이온을 선택적으로 주입하여 고농도의 N+형 여역 4,5,7을 셀프 알라인에 의하여 형성하게 된다Subsequently, as in FIG. 6C, as in FIG. 5G, SiO 2 films 17 and 30 are grown by thermal oxidation, and an ion beam 48 of arsenic is irradiated on the entire surface. In this way, arsenic ions are selectively implanted into regions where the
그다음의 공정은 제5h도∼제5i도와 마찬가지임으로 그 자세한 설명은 생략한다. 그러나 중요한 것은 상기의 이온 주입으로 본래의 이온 주입 영역 6이 N+형 영역 5에 의하여 분단된것처럼 되어 한쪽은 디플리이션 모우드의 FET Q2이 채널부가 되고 나머지 부분은 오프세트 게이트 FET Q1의 저농도 영역 38로 남아있게 되는 것이다. 따라서 제4도의 구조는 그의 저농도 영역 38이 FET Q2의 이온주입 영역 6과 고통으로 동일한 이온주입 공정에서 형성되며 제6a도∼제6c도에 표시한바와 같이 제5도의 공정을 변경하지 않고 최종의 형태까지 만들어지게 된다. 그림으로 제조과정이 간단하게 되어 작업성이 좋아진다.Subsequent steps are the same as those in Figs. 5h to 5i, and the detailed description thereof will be omitted. It is important, however, that the
이에 대하여 고전압계의 주변회로를 앞서 설명한 바와 같이 CMOS화 하였을 경우에는 제4도에 도시한 바와 같이 고내압화하고저할때에 N채널측화 함게 P채널측에도 저농도(즉 P-형의)영역의 게이트 전극을 한족에다 형성할 필요가 있다. 이 경우에 N채널측은 제6c도에서 설명한 바와 같이 방법으로 만들수가 있지만 P채널측의 P-형 영역은 별개의 이온(예를들면 보론 이온)의 주입공정이 필요하게 됨으로 공수가 증가하여 그만큼 작업성이 낮아지게 된다. 이상 본 발명의 실시예를 설명하였지만 상술한 실시예는 본 발명의 기수적 사상을 기초로 하여 더욱 변형이 가능하다. 예를들면 상술한 각 반도체 영역이 도전형을 역도전형으로 변환하여도 좋다. 또, 주변회로부의 각 게이트 전극에 관하여는 저전압 인가회로의 게이트 전극을 제1층의 폴리 실리콘막으로 형성하여도 상관없으며, 그리고 또 각 게이트 전극을 다른 재질로 형성할수도 있다. 또 기억동작회로의 디플리이션 모우드 FET Q2의 채널폭과 채널길이와의 비를 적게 하게되면 호출동작시의 전류가 적어지게 할 수가 있다. 그리고 또 이디플리이션 모우드의 FET Q2대신에 고저항 소자를 이용하여도 좋다. 이 경우에는 호출동작시의 전류가 적어진다. 그리고 또 본발명은 EPROM 이외에도 전기적으로 기억동작이 이루어지는 다른 ROM, 예컨대 EEPROM(electrically erasable and programable ROM)등에 다가도 적용이 가능한다.In case that hayeoteul CMOS screen as previously described the peripheral circuit of the voltmeter for the fourth diagram in chamber pressed flower, and N-channel cheukhwa along the P-channel side as well a low concentration at the time that can, as shown in - the gate (i.e. P-type) region It is necessary to form the electrode in Han Chinese. In this case, the N-channel side can be made by the method as described in FIG. 6c, but the P - type region on the P - channel side requires an implantation process of separate ions (eg boron ions), so that the number of maneuvers increases. The castle will be lowered. Although the embodiments of the present invention have been described above, the above-described embodiments may be further modified based on the cardinality of the present invention. For example, each of the semiconductor regions described above may convert the conductivity type into a reverse conductivity type. The gate electrodes of the low voltage application circuit may be formed of the polysilicon film of the first layer with respect to each gate electrode of the peripheral circuit portion, and each gate electrode may be formed of a different material. In addition, if the ratio between the channel width and the channel length of the deflation mode FET Q 2 of the memory operation circuit is reduced, the current during the call operation can be reduced. In addition, a high resistance element may be used instead of the FET Q 2 of the implementation mode. In this case, the current during the call operation decreases. In addition, the present invention can be applied to other ROMs, such as EEPROM (electrically erasable and programmable ROM), in which the memory operation is performed in addition to the EPROM.
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