KR900004376B1 - Level stabilizing circuit - Google Patents

Level stabilizing circuit Download PDF

Info

Publication number
KR900004376B1
KR900004376B1 KR1019860011254A KR860011254A KR900004376B1 KR 900004376 B1 KR900004376 B1 KR 900004376B1 KR 1019860011254 A KR1019860011254 A KR 1019860011254A KR 860011254 A KR860011254 A KR 860011254A KR 900004376 B1 KR900004376 B1 KR 900004376B1
Authority
KR
South Korea
Prior art keywords
output
transistor
signal
amplifier
buffer
Prior art date
Application number
KR1019860011254A
Other languages
Korean (ko)
Other versions
KR880008639A (en
Inventor
김종국
Original Assignee
삼성전자 주식회사
한형수
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 한형수 filed Critical 삼성전자 주식회사
Priority to KR1019860011254A priority Critical patent/KR900004376B1/en
Publication of KR880008639A publication Critical patent/KR880008639A/en
Application granted granted Critical
Publication of KR900004376B1 publication Critical patent/KR900004376B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/222—Studio circuitry; Studio devices; Studio equipment
    • H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
    • H04N5/268—Signal distribution or switching

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Picture Signal Circuits (AREA)

Abstract

The circuit includes a coaxial input circuit (2) for reducing noise from the shield line, a differential amplifier (4) for amplifying divided output signal of a buffer (4) so that level drop caused by dividing signal is prevented, an output unit (5) for preventing instantaneous output variation of the differential amplifier, and a low pass filter (6) for feeding luminance signal back to an input unit (1) so that branching level is stabilized.

Description

비데오 신호 분배시 레벨 안정회로Level stabilization circuit for video signal distribution

제 1 도는 본 발명의 회로도.1 is a circuit diagram of the present invention.

제 2 도는 본 발명 회로도의 각부 파형도.2 is a waveform diagram of each part of the circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 입력부 2 : 동측 입력회로1 input unit 2 ipsilateral input circuit

3 : 버퍼 4 : 차동 중폭회로3: buffer 4: differential medium width circuit

5 : 출력부 6 : 저역통과 필터5 output unit 6 low pass filter

7 : 동기분리부 8 : 백포오치 발생부7: sync separation unit 8: back porch generating unit

9 : 스위칭부 OP1-OP3: OP앰프9: switching unit OP 1 -OP 3 : OP amplifier

R1-R35: 저항 C1-C115:콘덴서R 1 -R 35 : Resistor C 1 -C1 15 : Capacitor

Q1-Q8: 트랜지스터 VD : 비데오신호Q 1 -Q 8 : Transistor VD: Video signal

CX : 동축케이블신호.CX: Coaxial cable signal.

본 발명은 비데오 신호를 감쇄없이 여러개로 분배시킬수 있도록 한 비데오 신호 분배시 레벨 안정회로에 관한 것이다. 텔레비전 합성 영상 신호에 있어서 수평동기 신호의 뒷가장 자리와 그 귀선 소거신호의 뒷가장자리사이의 부분을 백포오치(BACK PORCH)라 칭하고 있는 것으로 인가되는 합성 영상신호에 따라 블랭킹레벨(Blanking level)이 상하로 변하는 것을 방지하기 위하여 상기의 백포오치를 일정한 전압(OV)으로 클램핑(Clamping)시켜야만하나 하나의 비데오 입력 신호로서 다중 출력신호를 얻고자 할때에 분배 갯수가 증가되면 비데오 신호 출력 레벨이 변화하기 때문에 블랭킹 레벨이 변동되어 원하는 화상 신호를 얻을수가 없는 단점이 생기는 것이었다.The present invention relates to a level stabilization circuit for distributing video signals so that the video signals can be divided into a plurality of video signals without attenuation. In the television composite video signal, the part between the rear edge of the horizontal synchronization signal and the rear edge of the blanking signal is called BACK PORCH. The backpoch has to be clamped to a constant voltage (OV) to prevent it from changing.However, if you want to obtain multiple output signals as one video input signal, the video signal output level changes when the number of distributions increases. This results in a disadvantage that the blanking level is varied so that a desired image signal cannot be obtained.

본 발명의 목적은 비데오 신호를 다중 출력으로 전송시키고자 할때에 궤환시킨 비데오 신호에서 수평동기신호를 분리시킨후 상기 수평 동기신호에 의하여 휘도신호가 스위칭되게하여 백포오치를 일정한 전압으로고정되게 함으로써 다중 전송시 레벨 변화에 따라 블랭킹 레벨이 변동되는 것을 방지할 수 있는 비데오 신호 분배시 레벨 안정회로를 제공하고자 하는 것으로 동축 입력회로와 연결된 입력부의 출력이 버퍼를 통하여 차동증폭 회로에서 출력부로 출력될때에 동기 분리부에서 백포오치 발생부를 통하여 스위칭부가 제어되게 구성시키고 스위칭부에 의하여 출력이 제어되는 저역 통과 필터의 출력이 입력부로 궤환되게 구성시켜된것이다.An object of the present invention is to separate the horizontal synchronous signal from the feedback video signal when the video signal is to be transmitted to the multiple outputs, and then the luminance signal is switched by the horizontal synchronous signal to fix the backpoch to a constant voltage. It is to provide a level stabilization circuit in video signal distribution that can prevent the blanking level from changing according to the level change in multiple transmission.When the output of the input part connected to the coaxial input circuit is output from the differential amplifier circuit to the output part through the buffer In the synchronous separation unit, the switching unit is configured to be controlled through the back porch generating unit, and the output of the low pass filter whose output is controlled by the switching unit is configured to be fed back to the input unit.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명의 회로도로서 비데오 신호(VD)가 직류 차단용 콘덴서(C1) 및 바이어스저항(R1)(R2)을통하여 에미터 폴로워인 트랜지스터(Q1)를 통한후 차동증폭용 트랜지스터(Q2)에 인가시키고 상기 차동 증폭용 트랜지스타(Q2)(Q3)의 에미터측을 베이스에 저항(R9-R11)이 연결된 트랜지스터(Q4)와 연결되게 입력부(1)를 구성한 후 동축 케이블의 실드 전압은 동축 입력회로(2)의 콘덴서(C2)(C3) 및 저항(R12)(R13)을 통하여 트랜지스터(Q5)로 출력되게 구성하고 상기 동축입력회로(2)의 트랜지스터(Q5)의 출력은 차동중폭용트랜지스터(Q3)의 베이스측에 인가되게 구성시킨다.1 is a circuit diagram of the present invention, the video signal (VD) is a differential amplifier after the transistor Q 1 of the emitter follower through the DC blocking capacitor (C 1 ) and the bias resistor (R 1 ) (R 2 ) Is applied to the transistor Q 2 and the emitter side of the differential amplification transistor star Q 2 Q 3 is connected to a transistor Q 4 having a resistor R 9 -R 1 1 connected to a base thereof. After the configuration of 1), the shield voltage of the coaxial cable is configured to be output to the transistor Q 5 through the capacitor C 2 (C 3 ) and the resistor R 12 (R 13 ) of the coaxial input circuit 2. The output of the transistor Q 5 of the coaxial input circuit 2 is configured to be applied to the base side of the differential medium width transistor Q 3 .

그리고 상기 입력부(1)의 출력은 저항(R15)(R16)이 연결된 트랜지스터(Q6)를 통한후 저항(R17-R20)으로분배되게 버퍼(3)를 구성하고 상기 버퍼(3)의 분배신호 출력은 차동증폭회로(4)와 저역퉁과 필터(6)에 인가됨과 동시에 콘덴서(C5)를 통하여 동기분리부(7)에 인가되게 구성하며 상기 차동증폭회로(4)에 증폭된 신호는 제너다이오드(ZD)가 연결된 트랜지스터(Q7)(Q8)를 통한후 분배저항(R30-R35)과 콘덴서(C10-C15)를 통하여 다단으로 분배되어 출력되게 출력부(5)를 구성시킨다.The output of the input unit 1 configures the buffer 3 to be distributed to the resistors R 17 to R 20 after the transistor Q 6 to which the resistors R 15 and R 16 are connected. The distributed signal outputs of the Cs) are applied to the differential amplifier circuit 4 and the low pass filter 6 and to the differential amplifier circuit 4 through the condenser C 5 . The amplified signal is output through a multi-stage distribution through a resistor (R 30 -R 35 ) and a capacitor (C 10 -C 15 ) through a transistor (Q 7 ) (Q 8 ) to which a zener diode (ZD) is connected. The part 5 is comprised.

또한 버퍼(3)의 콘덴서(C5)에는 다이오드(D1)와 저항(R23)을 통하여 OP 앰프(OP1)와 연결되게 동기분리부(7)를 구성하고 상기 동기분리부(7)의 분리된 동기신호는 콘덴서(C6), 저항(R27)으로 구성된 미분회로를 통하여 OP 앰프(OP2)에 인가되게 백포오치 발생부(8)를 구성하며 상기 버퍼(3)의 출력은 저항(R20)과 인덕턴스 코일(L1) 및 콘덴서(C4)로 구성된 저역통과 필터(6)를 통한후 스위칭부(9)에 인가되게 구성한다.In addition, the condenser C 5 of the buffer 3 configures a synchronous separator 7 to be connected to the OP amplifier OP 1 through a diode D 1 and a resistor R 23 . The separated synchronous signal of is configured to form the back porch generator 8 to be applied to the OP amplifier OP 2 through a differential circuit composed of a capacitor C 6 and a resistor R 27 , and the output of the buffer 3 is It is configured to be applied to the switching unit 9 through the low pass filter 6 composed of a resistor R 20 , an inductance coil L 1 , and a capacitor C 4 .

그리고 상기 백 포오치 발생부(8)와 저역통과 필터(6)의 출력은 콘덴서(C7)(C8) 및 OP 앰프(OP3)로 구성된 스위칭부(9)를 통한후 상기 입력부(1)의 비데오 신호(VD)입력을 스위칭시키게 구성시킨 것이다.The output of the back porch generating unit 8 and the low pass filter 6 is passed through the switching unit 9 composed of a condenser C 7 (C 8 ) and an OP amplifier OP 3 . ) Is configured to switch the video signal (VD) input.

이와같이 구성된 본 발명에서 비데오신호(VD)가 직류차단용 콘덴서(C1)와 분배저항(Rl)(R2)을 통하여 에미터 폴로워인 트랜지스터(Ql)에 인가되면 비데오 신호 출력은 트랜지스터(Ql)의 에미터측을 통하여 출력된후 트랜지스터(Q2)(Q3)로 구성된 차동 중폭부의 트랜지스터(Q₂)의 베이스측에 인가된다.In the present invention configured as described above, when the video signal VD is applied to the transistor Q l which is the emitter follower through the DC blocking capacitor C 1 and the distribution resistor R l (R 2 ), the video signal output is a transistor. After being output through the emitter side of Q l , it is applied to the base side of the transistor Q 2 of the differential heavy width composed of transistors Q 2 and Q 3 .

그리고 상기된 차동중폭용 트랜지스터(Q3)의 베이스측에는 동축 케이블의 실도 전압이 콘덴서(C2)(C3)와 저항(Rl2)(R13) 및 트랜지스터(Qs)로 구성된 동축 입력회로(2)를 통한후 인가되게 되므로써 동 특성을 가진 차동 중폭용 트랜지스터(Qz)(Q₃)에서 서로 비교된 출력이 트랜지스터(Q3)의 콜렉터측에서 출력되게되며 이때 동측 입력회로(2)는 동축선의 실드선에서 유기되는 실드전압(CX)이 콘덴서(C2)(C3) 및 분배저항(R12)(R13)을 통하여 트랜지스터(Q5)를 제어시키는 것으로 동축 입력회로(2)는 차동증폭용 트랜지스터(Q3)를 구동시켜 실드선을 타고 오는 노이즈 및 잡음을 제거하게 된다.And thread of the coaxial cable side of the base of the differential jungpok transistor (Q 3) for the voltage of this capacitor (C 2) (C 3) and a resistor (R l2) (R 13) and a coaxial input circuit consisting of a transistor (Qs) By being applied through (2), the outputs compared with each other in the differential medium width transistor Qz (Q₃) having the same characteristics are output from the collector side of the transistor Q 3 , where the ipsilateral input circuit 2 is coaxial The shield voltage CX induced in the shield line of the line controls the transistor Q 5 through the capacitors C 2 (C 3 ) and the distribution resistors R 12 (R 13 ). The differential amplifier transistor Q 3 is driven to remove noise and noise from the shield wire.

여기서 저항(R9-R11)이 연결된 트랜지스터(Q4)는 차동증폭용 트랜지스터(Q2)(Q3)의 출력을 통과시키는에미터 저항의 역활을 하게 된다.In this case, the transistors Q 4 connected to the resistors R 9 -R 11 serve as emitter resistors passing through the outputs of the differential amplifying transistors Q 2 and Q 3 .

그리고 상기된 입력부(1)의 출력은 버퍼(3)의 트랜지스터(Q6)를 통하여 출력된 후 저항(R17-R20)을 분배되게 되고 분배된 출력신호는 차동증폭회로(4)에서 재차 증폭시키어 신호 분배시 발생될수 있는 레벨 강하를 방지하여주며 상기 차동증폭회로(4)의 출력은 출력부(5)의 트랜지스터(Q7)(Q8)를 통한후 저항(R30-R35)으로 분배되어 다중 비데오 신호로 출력되게 된다. 이때 출력부(5)의 콘덴서(C10-C15)는 신호출력의순간적인 출력 변등을 방지하기 위한 것이고 또한 트랜지스터(Q7)(Q8)에 연결된 제너다이오드(ZD)는 상기트랜지스터(Q7)(Q8)의 도통량을 결정하여 주게된다.The output of the input unit 1 is output through the transistor Q 6 of the buffer 3 and then the resistors R 17- R 20 are distributed, and the distributed output signal is again supplied by the differential amplifier circuit 4. Amplification prevents a level drop that may occur during signal distribution, and the output of the differential amplification circuit 4 passes through the transistors Q 7 and Q 8 of the output unit 5 and then the resistors R 30 -R 35 . It is distributed to and output as a multiple video signal. At this time, the capacitor (C 10 -C 15 ) of the output unit 5 is for preventing the instantaneous output fluctuation of the signal output, and the zener diode (ZD) connected to the transistor (Q 7 ) (Q 8 ) is the transistor (Q) 7 ) (Q 8 ) determines the conduction amount.

본 발명은 버퍼(3)의 출력신호가 상기와같이 차동증폭회로(4)와 출력부(5)를 통하여 다중 비데오 신호로출력될때에 상기 버퍼(3)의 콘덴서(C5)를 통과한 비데오 신호(제 2 도의(a)참조)는 동기분리부(7)의 저항(R23) 및 다이오드(D1)를 통하여 OP 앰프(OP1)의 반전단자(-)에 인가되게되고 이때 동기분리부(7)의 OP앰프(OP1)에서는 반전단자(-)로 인가되는 비데오 신호에 따라 반전된 동기 신호를 제 2 도의 (b)도와 같이 출력시키케 된다.According to the present invention, when the output signal of the buffer 3 is output as a multiple video signal through the differential amplifier circuit 4 and the output unit 5 as described above, the video passed through the condenser C 5 of the buffer 3. The signal (see (a) of FIG. 2) is applied to the inverting terminal (-) of the OP amplifier OP 1 through the resistor R 23 and the diode D 1 of the synchronous separation unit 7, where the synchronous separation is performed. The OP amplifier OP 1 of the negative unit 7 outputs the sync signal inverted according to the video signal applied to the inverting terminal (−) as shown in FIG.

그리고 동기분리부(7)에서 분리시킨 제 2 도의 (b)와 같은 동기신호출력은 백포오치 발생부(8)의 콘덴서The synchronizing signal output as shown in FIG.

(C6) 및 저항(R27)에 의하여 미분된 출력(제 2 도의 C)으로 OP 앰프(OP2)의 반전단자(-)에 인가되게 되어 OP 앰프(OP2)의 출력측에 연결된 스위칭부(9)의 콘덴서(C7)에는 제 2 도의 (D)도와 같은 펄스를 발생시켜 출력시켜 주므로써 OP 앰프(OP3)에 전원을 공급하게 된다.A switching part connected to the output side of the OP amplifier OP 2 by being applied to the inverting terminal (-) of the OP amplifier OP 2 with the output differentiated by C 6 and the resistor R 27 (C in FIG. 2 ). The capacitor C 7 of (9) generates and outputs a pulse as shown in FIG. 2D to supply power to the OP amplifier OP 3 .

즉, 버퍼(3)의 콘덴서(C5)를 통과한 제 2 도의(a)와 같은 비데오 신호는 동기분리부(7)를 통하여 제 2 도의 (b)에서와 같이 동기 신호가 분리되게 되고 상기 동기분리부(7)의 동기신호는 백포오치 발생부(8)에서제 2 도의 (C)에서와 같이 미분된후 제 2 도의 (d)와 같이 반전되어 스위칭부(9)의 OP 앰프(OP3)에 전원을공급하게 되는 것이다.That is, the video signal as shown in FIG. 2 (a) passing through the condenser C 5 of the buffer 3 is separated from the sync signal as shown in FIG. The synchronization signal of the synchronization separator 7 is differentiated as shown in FIG. 2C by the back porch generator 8 and then inverted as shown in FIG. 2D, so that the OP amplifier OP of the switching unit 9 is reversed. 3 ) to supply power.

그리고 콘덴서(C4), 인덕턴스 코일(L1), 저항(R22)으로 구성된 저역통과 필터(6)에서 버퍼(3)의 비데오신호 중 색신호를 제거시킨 휘도신호가 OP 앰프(OP3)를 통하여 출력되는 것을 스위칭부(9)에서 동기신호가 인가되는 동안만 OP 앰프(OP3)가 구동되게 하므로써 입력부(1)의 트랜지스터(Q1)의 궤환되게 하여 비데오 신호의 다중 출력시 블랭킹 레벨이 변하는 것을 방지하여 안정된 출력을 얻을수가 있는 것이다.In the low pass filter 6 including the condenser C 4 , the inductance coil L 1 , and the resistor R 22 , the luminance signal from which the color signal is removed from the video signal of the buffer 3 is applied to the OP amplifier OP 3 . The OP amplifier OP 3 is driven only while the synchronous signal is applied from the switching unit 9 to the output through the feedback of the transistor Q 1 of the input unit 1 so that the blanking level at the multiple output of the video signal is increased. It is possible to obtain stable output by preventing change.

이상에서와 같이 본 발명은 하나의 입력신호로서 다중 출력을 얻고자 할때에 수평 동기 신호 인가시 항상 일정한 휘도 신호가 인가되게 하여 백포오치를 일정한 전압으로 고정시킴으로써 불랭킹 레벨이 변하는 것을 방지할 수 있어 비데오 신호의 다중 분배 출력시에 양호한 화상을 재현할 수 있는 효과가 있는 것이다.As described above, in the present invention, when a horizontal output signal is applied to obtain multiple outputs as one input signal, a constant luminance signal is always applied to fix the backpoch at a constant voltage, thereby preventing the unranking level from changing. Therefore, there is an effect that a good image can be reproduced at the time of multiple distribution output of a video signal.

Claims (1)

비데오신호(VD)가 트랜지스터(Q1)를 통하여 차동증폭용 트랜지스터(Q2)의 베이스에 인가되고 동축입력회로(2)의 트랜지스터(Q5)를 통과한 신호가 트랜지스터(Q3)의 베이스에 인가되며 상기 트랜지스터(Q2)(Q3)의 에미터는 공접되어 트랜지스터(Q3)와 연결되게 입력부(1)를 구성하고 상기 입력부(1)의 출력은 버퍼(3)의 트랜지스터(Q6)를 통하여 저항(R17-R20)으로 분배된후 차동 증폭회로(4)에서 증폭되게 구성하며상기 차동증폭회로(4)의 출력은 제너다이오드(ZD)가 연결된 트랜지스터(Q7)(Q8)를 통한후 저항(R30-R35)과 콘덴서(C10-C15)를 통하여 출력되게 출력부(5)를 구성하고 상기 버퍼(3)의 콘덴서(C5)를 통과한 신호는 동기분리부(7)의 다이오드(Dl)와 OP 앰프(OP1)를 통하여 동기 분리된후 저항(R26)(R27)과 콘덴서(C6) 및OP 앰프(OP2)로 구성된 백 포오치 발생부(8)에 인가되게 구성하며 상기 버퍼(3)의 분배신호는 저항(R22)과 코일(L1) 및 콘덴서(C4)로 구성된 저역통과 필터(6)를 통하여 OP 앰프(OP3)에 인가되게 구성하되 상기OP 앰프(OP3)는 백포오치 발생부(8)의 출력에 의하여 구동되고 상기 OP 앰프(OP3)의 출력은 입력부(1)의 트랜지스터(Q1)의 베이스에 인가되게 스위칭부(9)를 구성시킨 비데오 신호 분배시 레벨 안정회로.The video signal VD is applied to the base of the differential amplifying transistor Q 2 through the transistor Q 1 and the signal passing through the transistor Q 5 of the coaxial input circuit 2 is the base of the transistor Q 3 . And emitters of the transistors Q 2 and Q 3 are coupled to and coupled to the transistor Q 3 , and the output of the input unit 1 is the transistor Q 6 of the buffer 3. And distributed to the resistors R 17- R 20 and then amplified in the differential amplifier circuit 4. The output of the differential amplifier circuit 4 is a transistor Q 7 (Q 7 ) to which a zener diode ZD is connected. 8 ) After the output unit 5 is configured to be output through the resistors R 30- R 35 and the capacitors C 10- C 15 , the signal passing through the capacitor C 5 of the buffer 3 is Back is composed of resistor (R 26 ) (R 27 ), capacitor (C 6 ) and OP amplifier (OP 2 ) after synchronous separation through diode (D l ) and OP amplifier (OP 1 ) of synchronous separation section (7) The distribution signal of the buffer 3 is configured to be applied to the porch generating unit 8, and the distribution signal of the buffer 3 is operated through the low pass filter 6 including the resistor R 22 , the coil L 1 , and the capacitor C 4 . (OP 3), but configured to be applied to the output transistor (Q 1) of the input (1) of by the output driven the OP amplifier (OP 3) of the OP amplifier (OP 3) is white sale Ochi generating section 8 to the A level stabilization circuit for distributing video signals in which a switching unit 9 is configured to be applied to a base of the video signal.
KR1019860011254A 1986-12-26 1986-12-26 Level stabilizing circuit KR900004376B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019860011254A KR900004376B1 (en) 1986-12-26 1986-12-26 Level stabilizing circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019860011254A KR900004376B1 (en) 1986-12-26 1986-12-26 Level stabilizing circuit

Publications (2)

Publication Number Publication Date
KR880008639A KR880008639A (en) 1988-08-31
KR900004376B1 true KR900004376B1 (en) 1990-06-23

Family

ID=19254339

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860011254A KR900004376B1 (en) 1986-12-26 1986-12-26 Level stabilizing circuit

Country Status (1)

Country Link
KR (1) KR900004376B1 (en)

Also Published As

Publication number Publication date
KR880008639A (en) 1988-08-31

Similar Documents

Publication Publication Date Title
CA1216665A (en) Non-linear dynamic coring circuit for video signals
US4263610A (en) Controlled output composite keying signal generator for a television receiver
US4044375A (en) Brightness control apparatus
US4064406A (en) Generator for producing a sawtooth and a parabolic signal
US3760222A (en) Pincushion corrected vertical deflection circuit
KR910004295B1 (en) Dynamic coring circuit
US4097896A (en) Sync separator circuit
KR910009882B1 (en) Video signal processing system
US4437123A (en) Dynamically controlled horizontal peaking system
GB2142200A (en) Drive circuit for multiple scan rate line deflection circuit
US4135200A (en) Brightness control circuit with predictable brightness control range
KR900004376B1 (en) Level stabilizing circuit
JPS5946463B2 (en) Switch circuit driving amplifier
US4035840A (en) Television display apparatus having a video amplifier
US4782269A (en) Sawtooth generator with s-correction
US3955047A (en) D.C. reinsertion in video amplifier
US4313130A (en) Keying signal generator with false output immunity
KR920000980B1 (en) Video signal peaking apparatus
US4040090A (en) Bias gate for noise suppression circuit
US4564863A (en) Method and device for adjusting the black level of a video signal
KR920001012B1 (en) Video signal processing circuit
US4337478A (en) Composite timing signal generator with predictable output level
US3225139A (en) Gated transistor a.g.c. in which gating causes base to collector conduction
US3611176A (en) Frequency controlled oscillator
KR100240326B1 (en) Vertical sync. separator

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19961231

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee