KR900003594Y1

KR900003594Y1 - Switching protecting circuit for system's reset

Info

Publication number: KR900003594Y1
Application number: KR2019870019593U
Authority: KR
Inventors: 신기섭
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-11-12
Filing date: 1987-11-12
Publication date: 1990-04-28
Also published as: KR890011328U

Abstract

내용 없음.No content.

Description

System reset switch protector

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

가 : N번째 출력 조정단 나 : 타이머A: Nth output control stage B: Timer

FF₀∼FF_n: D형 플립플롭 SW : 리세트스위치FF _{0 to} FF _n : D flip-flop SW: Reset switch

R₁, R₂: 저항 C₁: 콘덴서R ₁ , R ₂ : Resistor C ₁ : Condenser

본 고안은 퍼스널 컴퓨터등 시스템 리세트 스위치를 사용하는 전자 기계에서 전원 스위치 대용으로 사용되는 시스템 리세트 스위치 보호장치에 관한 것이다.The present invention relates to a system reset switch protection device used in place of a power switch in an electronic machine using a system reset switch such as a personal computer.

일반적으로 퍼스널 컴퓨터등 전자기기에 있는 전원 스위치는 전원을 온하거나 오프할 때 순간적인 순간전류가 과도하게 흘려 시스템에 오동작을 유발하거나 심한 경우 파괴되는 현상까지 발생하므로 일단 전원 스위치를 온하고 재차 오프/온 동작을 반복할 때 전원스위치를 오프후 온하는 대신에 리세스 단자를 이용하여 하드웨어적으로 오프하고 온한다.In general, power switches in electronic devices such as personal computers may cause excessive momentary current flow when the power is turned on or off, causing the system to malfunction, or even be destroyed in severe cases. When repeating the on operation, instead of turning on and off the power switch, it is turned off and on by using a recess terminal.

종래의 오프/온 용 리세트스위치는 보호장치가 없어서 사용자의 의도가 아닌 제2 제3자의 우발적인 리세트스위치 동작과 또는 사용자의 실수나 주변의 물건들의 접촉에 의하여 시스템에 리세트되어 작업중인 데이터의 손실등 불편한 점이 많았다.Conventional off / on reset switches do not have a protective device, and are reset and operated in the system by an accidental reset switch operation by a second third party, not by the user's intention, or by a user's mistake or contact with nearby objects. There were many inconveniences such as loss of data.

본 고안은 상기와 같은 불편함을 해결하기 위하여 고안한 것인바 일반적인 암호(PASSWORD)개념에 착안하여 리세트스위치의 온 되는 시간을 규정하고 온 되는 횟수를 규정하여 단한번에 리세트스위치가 온 되어 시스템이 리세트되는 것이 아니고 규정된 횟수에 의하여 사용자의 의도에 따라서만 시스템이 리세트되므로 우발적인 사고에 의한 데이터의 손실을 최대로 방지한 장치로 이하 첨부된 도면에 의하여 본 고안을 상세히 설명하면 다음과 같다.The present invention was devised to solve the above inconveniences, and the reset switch is turned on at a time by defining the turn-on time of the reset switch and focusing on the concept of a general password. Since the system is only reset according to the user's intention by the prescribed number of times, the present invention will be described in detail with reference to the accompanying drawings as follows. Same as

리세트스위치(SW)는 저항(R₁)(R₂)과 콘덴서(C₁) 전원단자(V⁺)를 통하여 N번째 출력 조정단(가)내의 플립플롭(FF₁∼FF_n)의 클리어단자(CLK)에 연결하고, 상기 플립플롭(FF₁)의 데이터단자(D₁)에는 전원단자(V⁺)를 연결하며 출력단자(Q₁)는 플립플롭(FF₂)의 데이터단자(D₂)에 상기 플립플롭(FF_n)까지 연결하고 상기 플립플롭(FF₁)의 출력단(Q₁)은 타이머(나)의 입력단자(START)에 연결하고 상기 타이머(나)의 출력단자(OUTPUT)는 상기 플립플롭(FF₁∼FF_n)의 클럭단자(CLK)에 연결하고 상기 플립플롭(FF_n)의 출력단자(Q_n)은 플립플롭(FFø)의 데이터단자(D_n)에 연결하고 출력단자(Q_o)에는 리세트단자(RESET)와 출력단()에는 리세트단자(RESET)를 연결구성하여 리세트스위치(SW)를 일정한 시간(임의로 규정할 수 있음)내에 N번 동작할 경우에만 컴퓨터시스템을 하드웨어적으로 리세트할 수 있는 장치로 이들의 작용효과를 설명한다.The reset switch SW clears the flip-flops FF _{1 to} FF _{n in the} Nth output adjustment terminal A through the resistor R ₁ (R ₂ ) and the capacitor C ₁ power supply terminal V ⁺ . Is connected to the terminal CLK, a power terminal V ⁺ is connected to the data terminal D ₁ of the flip-flop FF ₁ , and an output terminal Q ₁ is a data terminal D of the flip-flop FF ₂ . ₂ ) is connected to the flip-flop (FF _n ) and the output terminal (Q ₁ ) of the flip-flop (FF ₁ ) is connected to the input terminal (START) of the timer (I) and the output terminal (OUTPUT) of the timer (I) ) is coupled to the output terminal (Q _n) is a data terminal of the flip-flop (FFø) (D _n) of connection to the clock terminal (CLK) of said flip-flop (FF ₁ ~FF _n) and the flip-flop (FF _n) and an output terminal (Q _o), the reset terminal (rESET), and an output terminal ( ) Is a device that can reset the computer system in hardware only when the reset switch (SW) is operated N times within a certain time (which can be arbitrarily defined) by configuring a reset terminal (RESET). Describe the effect.

리세트스위치(SW)를 1번 눌렀을 경우 N번째 출력조정단(가)내의 첫 번째 플립플롭(FF₁)의 출력(Q₁)이 하이신호가 되어 두 번째 플립플롭(FF₂)에 입력됨과 동시에 타이머(나)의 단자(START)에 입력되어 상기 타이머(나)의 출력을 일정기간동안 하이상태로 유지시키며 상기 리세트스위치(SW)를 2번 눌렀을 경우 상기 N번째 출력조정단(가)내의 첫 번째 플립플롭(FF₁)은 그대로 하이를 유지하고 두 번째 플립플롭(FF₂) 출력(Q₂)은 로우상태에서 하이상태로 바뀌며 상기 타이머(나)는 종전과 동일 상태를 유지하며 이와같이 상기 리세트스위치(SW)를 규정된 수만큼 N번 눌렀을 경우 상기 N번째 출력조정단(가) 내의 (N-1)번째 플립플롭(FF_n-1)의 출력(Q_n-1)은 로우신호에서 하이신호를 출력하여 플립플롭(FFψ)에 입력하므로 상기 플립플롭(FFψ)이 동작하며 상기 플립플롭(FFψ)의 출력(Q₁)에 하이신호가 출력되어 시스템이 리세트된다.When the reset switch SW is pressed once, the output Q ₁ of the first flip-flop FF _{1 in the} Nth output adjustment stage becomes a high signal and is input to the second flip-flop FF ₂ . At the same time, it is input to the terminal START of the timer (b) to keep the output of the timer (b) high for a certain period of time and when the reset switch SW is pressed twice, the Nth output adjustment stage (a) The first flip-flop (FF ₁ ) inside is kept high and the second flip-flop (FF ₂ ) output (Q ₂ ) is changed from low state to high state and the timer (I) remains the same as before. When the reset switch SW is pressed N times by a prescribed number, the output Q _n-1 of the (N-1) th flip-flop FF _{n-1 in} the Nth output adjustment stage is low. Since the high signal is output from the signal and input to the flip-flop FFψ, the flip-flop FFψ is operated and the flip-flop is operated. Is a high output signal to the output (Q ₁₎ of the (FFψ) is the system is reset.

이상의 리세트스위치(SW)의 누름동작(N번)은 상기 타이머(나)에서 규정된 시간(예 : 10초)내에 이루어져야 되며 만일 상기 타이머(나)에 규정된 시간내에 리세트스위치(SW)를 N번 동작하지 않을 경우는 N-1번 리세트 스위치(SW)를 동작하였을 때 상기 출력조정단(가)에 있는 N번째 플립플롭(FF_n)의 출력(Q_n)은 로우상태이므로 상기 플립플롭(FFø)에 어떤 영향도 미치지 못하므로 상기 플립플롭(FFψ)은 동작하기 못하여 시스템 리세트 신호를 출력하지 못하기 때문에 시스템 리세트를 하지 않고 동시에 타이머(나)의 출력(OUTPUT)이 로우로 되면서 N번째 출력조정단(가)에 있는 모든 플립플롭(FF₁∼FF_n)은 클리어 시킨다.The above pressing operation of the reset switch SW should be made within the time defined in the timer (B) (for example, 10 seconds), and if the reset switch SW is within the time defined in the timer (B), When N is not operated N times, when the N-1 reset switch SW is operated, the output Q _n of the Nth flip-flop FF _{n in} the output adjusting stage A is low. Since the flip-flop FFø does not have any influence, the flip-flop FFψ does not operate and does not output the system reset signal. Then, all the flip-flops (FF _{1 to} FF _n ) in the Nth output adjustment stage are cleared.

상기한 바와 같이 타이머의 온되는 시간을 임의로 규정하고 리세트 스위치의 온되는 횟수를 규정하여 단한번의 리세트 위치가 온되어 시스템이 리세트되는 것이 아니고 규정된 횟수에 의하여 사용자의 의도에 따라서만 시스템이 리세트 되므로 우발적인 시스템 스위치 동작에 의한 데이터의 손실을 방지하는 장점이 있는 것이다.As described above, the on time of the timer is arbitrarily defined and the number of times the reset switch is turned on so that only one reset position is turned on and the system is not reset, but only according to the user's intention by the prescribed number of times. Since the system is reset, there is an advantage of preventing data loss due to accidental system switch operation.

Claims

The reset switch SW is a flip-flop (FF _{1 to} FF _n ) clock terminal in the Nth output control terminal A through the resistor R ₁ (R ₂ ) and the capacitor C ₁ power terminal V ⁺ . (CLK) and the output terminals of the previous flip-flops of the flip-flops (FF ₁ -FF ₂ ) are respectively connected to the input terminals of the next flip-flop, and the output terminal (Q ₁ ) of the flip-flop (FF ₂ ) at the same time coupled to an input terminal (START) of (B) and an output terminal (oUTPUT) of the timer (B) is connected to the clear terminal (CLK) of said flip-flop (FF ₁ ~FF _n) is a flip-flop (FF _n) Connected to a flip-flop (FFψ) and the reset switch SW is pressed N times within the prescribed time of the timer (b) so that the flip-flop (FFψ) is operated so that the system is reset or pressed N times within the prescribed time. The system reset switch protection device, characterized in that the system does not reset if not flip-flop (FFψ) if not supported.