KR900003264B1

KR900003264B1 - Multiplexing analog-digital converter

Info

Publication number: KR900003264B1
Application number: KR1019870008242A
Authority: KR
Inventors: 이성호; 방삼룡
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1987-07-29
Filing date: 1987-07-29
Publication date: 1990-05-12
Also published as: KR890003134A; JPH01168123A

Abstract

Upper 4-bit reference voltage and analog input signal (VIN) are applied to a parallel AD converter for generating upper 4-bit digital data utilizing a multiplexer and level difference between analog input signal and upper 4-bit data signal converted to analog signal by a parallel D/A converter; ie, lower 4-bit reference voltage determined by the output signal of a subtracter and a lower bit reference ladder are applied to the 4-bit parallel A/D converter for generating lower 4-bit data. Output signals of 4-bit parallel A/D converters are applied to a demultiplexer whose output is transmitted through upper 4-bit output latch and lower 4-bit output latch.

Description

Multiplexing Parallel Analog Digital Converter

제 1 도는 종래의 반 병렬 ADC.1 is a conventional half parallel ADC.

제 2 도는 출력을 8비트로 구성한 본 발명의 ADC.2 is an ADC of the present invention having an output configured with 8 bits.

제 3 도는 출력을 16비트로 구성한 본 발명의 ADC.3 is an ADC of the present invention having an output configured with 16 bits.

제 4 도는 본 발명의 ADC중 상, 하위 비트의 상세도를 나타낸 것이다.4 is a detailed diagram of upper and lower bits of the ADC of the present invention.

본 발명은 아나로그 디지탈 변환기(이하 ADC라 칭함)에 관한 것으로서, 특히 멀티플렉싱 방식을 사용한 병렬 ADC에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to analog digital converters (hereinafter referred to as ADCs), and more particularly, to parallel ADCs using a multiplexing scheme.

최근 비데오와 레이더 및 화질 향상(Image Enhancement)등 고속 디지탈 신호처리와 관계된 산업이 발달함에 따라 고속의 ADC 개발이 계속 추진되어 왔다. 그 대표적인 예가 전병렬 ADC로 현재 여러 산업분야에서 적용되고 있으나, 많은 비교기를 필요로 하였다. 즉, n비트의 출력을 가진 경우에는 2ⁿ-1개의 비교기가 필요하기 때문에 집적화할 때에 칩의 크기가 커지고, 또한 입력부하 효과가 커짐과 동시에 많은 전력이 소모되는 문제점이 있었다.With the recent development of industries related to high-speed digital signal processing such as video, radar, and image enhancement, development of high-speed ADCs has continued. A representative example of this is the all-parallel ADC, which is currently applied in various industries, but requires many comparators. In other words, when the output has n bits, 2 ⁿ -1 comparators are required, which increases the size of the chip and increases the input load effect and consumes a lot of power.

따라서, 상기 단점을 개선하여 사용되는 반 병렬방식으로 n비트의 출력을 갖는 반 병렬 ADC의 경우 2X(2^n/2-1)개의 비교기만을 필요로 하고 있으나, 아직도 개선의 여지를 포함하고 있다.Therefore, the anti-parallel ADC having an output of n bits in the anti-parallel method used to improve the above disadvantage requires only 2X (2 ^{n / 2} -1) comparators, but still includes room for improvement.

본 발명은 상기한 종래 ADC의 문제점을 개선하기 위하여 안출된 것으로서, 멀티플렉서를 사용하므로써 n비트의 출력을 갖고자 할 때 비교기의 갯수를 (2^n/2-1)개 이하로 실현할 수 있도록 하여 칩의 크기와 속도 및 전력면에서 종래의 ADC보다더 우수한 ADC를 제공하고자 하는 것이 본 발명의 목적이다. 이하 첨부된 종래의 반 병렬 ADC인 제 1 도와 본 발명의 ADC인 제 2 도 및 제 3 도에 의거하여 본 발명을 비교설명한다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the conventional ADC, and when using a multiplexer, the number of comparators can be realized as (2 ^{n / 2} -1) or less when using a multiplexer chip. It is an object of the present invention to provide an ADC which is superior to a conventional ADC in terms of size, speed and power. Hereinafter, the present invention will be described based on the first and second parallel ADCs of FIGS.

제 1 도는 종래의 8비트 반 병렬 ADC로서, 아나로그 입력신호(VIN)를 15개의 비교기와 디코딩 논리회로로 구성된 전병렬 ADC에 의해 디지탈신호로 변환하여 상위 4비트를 결정하고, 결정된 상위 4비트를 4비트 디지탈 아나로그 변환기(이하 DAC라 칭함)에 의해 아니로그 신호로 변환하고 아나로그 입력신호(VIN)에서 변환된 아나로그 신호를 감산기를 통하여 감산한 다음 이차를 하위 4비트 전병렬 ADC를 통하여 디지탈 신호로 변환하므로써 하위 4비트를 결정하여 입력된 신호(VIN)를 8비트의 디지탈 신호로 출력하도록 하는 방식이다.1 is a conventional 8-bit anti-parallel ADC, which converts an analog input signal (VIN) into a digital signal by an all-parallel ADC composed of 15 comparators and decoding logic circuits, to determine the upper 4 bits, and to determine the determined upper 4 bits. The analog signal is converted to an analog signal by a 4-bit digital analog converter (hereinafter referred to as DAC), and the analog signal converted from the analog input signal (VIN) is subtracted through a subtractor, and the secondary is then converted through the lower 4-bit all-parallel ADC. By converting to a signal, the lower 4 bits are determined to output the input signal VIN as an 8-bit digital signal.

제 2 도는 본 발명에 의하여 멀티플렉서를 이용한 병렬 ADC로서, 상기한 제 1 도의 반 병렬 ADC로서, 상기한 제 1 도의 반 병렬 ADC와 같이 8비트의 출력신호를 갖는 것이다.2 is a parallel ADC using a multiplexer according to the present invention, which is an anti-parallel ADC of FIG. 1 as described above, and has an 8-bit output signal like the anti-parallel ADC of FIG.

제 2 도를 참조하면, 본 발명의 ADC는 상위비트 기준래더와 하위비트 기준래더가 멀티플렉서(MUX1)의 입력단에 연결되고, 멀티플렉서(MUX2)의 한 입력단에 아나로그 입력신호(VIN)가 인가되며, 다른 입력단에는 감산기의 출력 즉, 아나로그 입력신호(VIN)와 4비트 DAC의 출력신호와의 차가 인가되며, 상기 멀티플렉서(MUX1), (MUX2)의 출력이 4비트 전병렬 ADC에 인가되어 4비트 디지탈 출력이 디멀티플렉서(DEMUX) 및 4비트 DAC에 각각 인가되고, 디멀티플렉서(DEMUX)의 출력신호가 상위비트 출력 래치 및 하위 비트 출력 래치에 각각 인가되어 8비트 디지탈 신호가 출력되게 된다.Referring to FIG. 2, in the ADC of the present invention, an upper bit reference ladder and a lower bit reference ladder are connected to an input terminal of a multiplexer MUX1, and an analog input signal VIN is applied to one input terminal of the multiplexer MUX2. On the other input, the output of the subtractor, that is, the difference between the analog input signal VIN and the output signal of the 4-bit DAC is applied, and the outputs of the multiplexers MUX1 and MUX2 are applied to the 4-bit all-parallel ADC to 4-bit. The digital outputs are applied to the demultiplexer DEMUX and the 4-bit DAC, respectively, and the output signals of the demultiplexer DEMUX are applied to the upper bit output latch and the lower bit output latch, respectively, to output an 8-bit digital signal.

상기한 신호의 흐름으로 구성되는 본 발명의 동작원리를 설명하면 다음과 같다.Referring to the operating principle of the present invention composed of the above-described signal flow as follows.

본 발명의 동작 개념은 제 1 도에 도시한 바와 같으나, 멀티플렉서를 사용하여 상위 4비트 결정시에는 상위비트 래더에 의해 결정되는 상위 4비트 기준전압과 아나로그 입력신호(VIN)가 전병렬 ADC에 인가되어 상위 4비트 디지탈 데이타로 변환하고, 하위 4비트의 결정시에는 아나로그 입력신호(VIN)와 전병렬 DAC를 통하여 아날로그 신호로 변환된 상위 4비트 데이타와의 차 즉, 감산기의 출력과 하위 비트 기준래더에 의해 결정되는 하위 4비트의 기준전압을 상기 4비트 전병렬 ADC인가하여 하위 4비트 데이타로 변환하며, 이 4비트 전병렬 ADC의 출력신호를 디멀티플렉서(DEMUX)에 인가하여 그 출력을 상위 4비트 출력 래치와 하위 4비트 출력 래치를 통하여 각각 출력하도록 하는 것이다.The operation concept of the present invention is shown in FIG. 1, but when determining the upper 4 bits using the multiplexer, the upper 4 bits of the reference voltage and the analog input signal VIN determined by the upper bit ladder are applied to the all-parallel ADC. When converting to upper 4 bits of digital data and determining the lower 4 bits, the difference between the analog input signal (VIN) and the upper 4 bits of data converted to analog signals through all-parallel DAC, that is, the subtractor output and the lower bit reference ladder The lower 4-bit reference voltage determined by the 4-bit all-parallel ADC is converted into lower 4-bit data, and the output signal of the 4-bit all-parallel ADC is applied to a demultiplexer (DEMUX) to output the output to the upper 4-bit output latch. Each of them is output through the lower 4 bit output latch.

제 1 도 및 제 2 도에 의하여 종래의 반 병렬 ADC와 본 발명의 ADC를 비교해 보면, 블럭으로 표시된 본 발명의 ADC가 멀티플렉서(MUX1, MUX2) 및 디멀티플렉서(DEMUX)의 추가로 인하여 회로가 복잡하게 보이나, 칩의 크기와 전력소모 및 입력부하 효과의 상당부분(약 70%)을 차지하는 비교기 및 디코딩 논리회로를 반으로 줄일 수 있으므로 종래의 반 병렬 ADC보다 칩의 크기 및 특성이 개선된다.Comparing the conventional anti-parallel ADC with the ADC of the present invention by FIG. 1 and FIG. 2, the ADC of the present invention represented by the block is complicated by the addition of multiplexers (MUX1, MUX2) and demultiplexer (DEMUX). However, the size and characteristics of the chip are improved over conventional half parallel ADCs because the comparator and decoding logic, which accounts for a significant portion (about 70%) of the chip size, power consumption, and input load effect, can be reduced in half.

제 4 도는 본 발명의 전병렬 ADC중 일부 구성요소인 상, 하위 비트의 기준래더의 상세도를 나타낸 것으로서, 이러한 래더는 저항으로 구성되어 ADC 또는 DAC에 사용되는 통상의 래더이다. 상기에 있어서, 상위비트의 기준래더는 기준전압(Vref(+5V))에 직렬접속된 저항(R)으로 구성되어 저항의 전압분배법칙에 의해 상기 기준전압을 분배하여 전병렬 ADC의 각각의 비교기에 인가하며, 하위비트 기준래더는 기준전압(Vref(GND))에 직렬접속된 저항(R)으로 구성되어 상기 기준전압을 저항으로 분압하여 각각의 비교기에 인가하도록 구성된 것이다.4 is a detailed view of the reference ladder of the upper and lower bits, which are some components of the all-parallel ADC of the present invention, and this ladder is a conventional ladder configured with a resistor and used in an ADC or a DAC. In the above, the reference bit of the upper bit is composed of a resistor (R) connected in series to the reference voltage (Vref (+ 5V)) to divide the reference voltage according to the voltage division law of the resistor to each comparator of the all-parallel ADC. The low-bit reference ladder is composed of a resistor (R) connected in series with the reference voltage (Vref (GND)) to divide the reference voltage into a resistor and apply it to each comparator.

따라서, 이 비교기들은 저항에 의해 분압된 기준전압과 입력신호(VIN)를 비교하여 논리 "1" 또는 "0"의 디지탈 신호를 출력하도록 하는 것이다.Therefore, these comparators compare the reference voltage divided by the resistor with the input signal VIN to output a digital signal of logic "1" or "0".

제 3 도는 16비트의 출력을 갖는 본 발명의 ADC로서, 따라서, 종래의 16비트 전병렬 ADC인 경우에는 2¹⁶-1개, 즉 65535개의 비교기가 필요하게 되어 실현이 불가능 하지만, 본 발명의 16비트 ADC의 경우 2⁴-1개, 즉 15개의 비교기와 4개의 클럭을 이용하여 실현할 수 있을 뿐만 아니라 12비트의 출력을 갖는 ADC의 제작시에는 3X4, 또는 2X6비트 등으로 칩의 크기 및 변환 속도를 고려하여 실현할 수 있다.3 is an ADC of the present invention having an output of 16 bits, and therefore, in the case of a conventional 16-bit all-parallel ADC, 2 ¹⁶ -1, that is, 65,535 comparators are required and not feasible. In the case of ADC, not only can it be realized by using 2 ^4-1 , 15 comparators and 4 clocks, but also in case of making an ADC with 12-bit output, the size and conversion speed of the chip can be changed to 3X4 or 2X6 bits. It can be realized by considering.

상기한 바와같은 본 발명에 의하면, 종래의 전병렬 ADC 및 병렬 ADC의 비교기 갯수를 대폭 줄임으로써 ADC를 집적화함에 있어서 칩의 크기, 변환속도, 전력소모 등을 개선할 수 있다.According to the present invention as described above, it is possible to improve the size of the chip, the conversion speed, the power consumption, etc. in the integration of the ADC by significantly reducing the number of comparators of conventional all-parallel ADC and parallel ADC.

Claims

In an analog digital converter configured by using a multiplexer and a demultiplexer, an output signal of an upper bit reference ladder and a lower bit reference ladder is applied to the multiplexer MUX1, and an analog input signal VIN is applied to the multiplexer MUX2. Four-bit analog-to-parallel analog digital, which applies the difference between the output signal of the 4-bit digital analog converter (DAC) and the analog input signal (VIN), respectively, and uses the outputs of the multiplexers (MUX1) and (MUX2) as two inputs. The output of the converter ADC is applied to the demultiplexer DEMUX and the 4-bit DAC, respectively, and the output signals of the all-parallel ADCs through the demultiplexer DEMUX are output through the upper bit output latch and the lower bit output latch. Multiplexed parallel anlog digital converter, connected to the output.