Claims (6)
입력 어드레스 신호 변화를 출력에서 검출할 수 있게 한 것에 있어서; 트랜지스터(NM2, PM2)와 인버터(N1, N2)를 연결한 래치회로(1)와, 트랜지스터(PM1, PM3, PM4)(NM1, NM3, NM4, NM5)와 인버터(N3-N6)를 연결하여 펄스 발생회로(가)를 구성하고, 이 출력에 지연회로(2)와 펄스폭 조정 회로(3)를 구성하여서 된 것을 특징으로 하는 모스 메모리용 어드레스 변화 검출회로.Allowing an input address signal change to be detected at the output; Latch circuit 1 connecting transistors NM 2 , PM 2 and inverters N 1 , N 2 , and transistors PM 1 , PM 3 , PM 4 (NM 1 , NM 3 , NM 4 , NM 5 ) And an inverter (N 3 -N 6 ) to form a pulse generating circuit (A), and a delay circuit (2) and a pulse width adjusting circuit (3) are configured at this output. Address change detection circuit.
제1항에 있어서, 상기 래치회로(1)를 이용하여 어드레스가 변화될 때 펄스 발생회로내에 직렬 연결된 트랜지스터(NM3, PM3)에 의해 교대로 온, 오프하여 피드백 신호로 전달되게 구성된 것을 특징으로 하는 모스 메모리용 어드레스 변화 검출회로.The method of claim 1, wherein when the address is changed using the latch circuit 1, the transistors NM 3 and PM 3 connected in series in a pulse generating circuit are alternately turned on and off to be delivered as feedback signals. An address change detection circuit for a MOS memory.
제1항에 있어서; 상기 지연회로(2)는 인버터(N7, N8)와 트랜지스터(PM5)를 구성하므로서, 어드레스 입력시 안정된 출력을 얻도록 한 것을 특징으로 하는 모스 메모리용 어드레스 변화 검출회로.The method of claim 1; The delay circuit (2) comprises an inverter (N 7 , N 8 ) and a transistor (PM 5 ), so that a stable output is obtained at the time of address input.
제1항에 있어서, 펄스 발생회로(가)의 출력에 잡음신호를 제거시킨 출력을 얻고자 인버터(N9, N10)와 NAND게이트(G1)를 연결하여서 된 것을 특징으로 하는 모스 메모리용 어드레스 변화 검출회로.The MOS memory device of claim 1, wherein an inverter N 9 , N 10 and a NAND gate G 1 are connected to each other in order to obtain an output from which a noise signal is removed from the output of the pulse generating circuit. Address change detection circuit.
제1항과 제3항에 있어서, 지연회로(2)의 트랜지스터(PM5)측에 초기 전원 전압 인가시 안정된 동작을 수행하고자 초기 설정 소자로서 트랜지스터(PM6)를 연결하여서 된 것을 특징으로 하는 모스 메모리용 어드레스 변화 검출회로.According to claim 1 and claim 3, wherein the delay circuit 2, the transistor (PM 5) as an initial setting element to perform a stable operation upon application of the initial power supply voltage to the side, characterized in that the hayeoseo connecting the transistor (PM 6) of Address change detection circuit for Morse memory.
제1항과 제4항에 있어서; 어드레스 신호에 잡음 신호가 포함되어 인가될시 이 잡음 신호를 제거코자 상기 지연회로(2)의 인버터(N7)와 펄스폭조정회로(3)의 인버터(N9)의 문턱 전압을 다르게 설정한 것을 특징으로 하는 모스 메모리용 어드레스 변화 검출회로.The method of claim 1 and 4; The city is the address signal is applied it includes the noise signal wishes to remove the noise signal, the threshold voltage of the inverter (N 9) of the inverter (N 7) and the pulse width adjustment circuit 3, the delay circuit 2, different set An address change detection circuit for a MOS memory, characterized in that.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.