KR900000874Y1

KR900000874Y1 - Brightness test and correction circuits of television

Info

Publication number: KR900000874Y1
Application number: KR2019870008517U
Authority: KR
Inventors: 고한일
Original assignee: 삼성전자주식회사; 안시환
Priority date: 1987-05-29
Filing date: 1987-05-29
Publication date: 1990-01-31
Also published as: KR880023001U

Abstract

내용 없음.No content.

Description

TV luminance detection and correction circuit

제1도는 본 고안의 블록도.1 is a block diagram of the present invention.

제2도는 제1도의 상세 회로도.2 is a detailed circuit diagram of FIG.

제3도는 수직 블랭킹 신호의 파형도.3 is a waveform diagram of a vertical blanking signal.

제4도는 본 고안 버터 및 비교부의 트랜지스터에 의한 구성도.4 is a block diagram of a transistor of the present invention butter and a comparison unit.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 영상출력부 20 : 스위칭부10: image output unit 20: switching unit

30 : 검출 적분부 40 : 버퍼30: detection integration unit 40: buffer

50 : 비교부 60 : 그리드 전압 조정부50: comparison unit 60: grid voltage adjustment unit

70 : 브라운관 80 : 그리드 전압 발생부.70: CRT tube 80: grid voltage generator.

Q₁-Q₆: 트랜지스터 R₁-R₁₁: 저항Q₁-Q ₆ : Transistor R₁-R ₁₁ : Resistance

OP₁-OP₂ : 연산증폭기 C₁-C₃ : 콘덴서OP₁-OP₂: Operational Amplifier C₁-C₃: Condenser

VR₁ : 가변저항 D₁ : 다이오우드VR₁: Variable resistor D₁: Diode

본 고안은 텔레비젼의 휘도 검출 및 정정회로에 관한 것이다.The present invention relates to a luminance detection and correction circuit of a television.

종래에는 자동휘도 제한기(Automatic Brightness Limiter)회로와 고압보호회로가 텔레비젼에 사용되었으나,자동 휘도 제한기는 브라운관의 애노우드와 캐소우드 사이에 흐르는 전류를 검출하여 미리 설정된 일정 전류의상한치를 넘지못하도록 제한하는 회로이고, 고압 보호 회로는 브라운관의 애노우드에 연가되는 고압에 의해발생하는 이상동작을 방지하기 위해 브라운관의 애노우드 전압이 일정전압 이상의 고압이 되면 수평발진을 정지하도록 하여 화면이 꺼지도록 동작하는 회로로서, 상기한 회로들은 비임전류나 브라운관의 고압을 제한할뿐 조정할수 있는 기능이 없으므로 인하여 회로소자의 온도변화나 경년변화 또는 브라운관의 동작중 특성변화에 대해서 흑레벨의 보정이 블가능하며, 이로 인하여 시청중에 화면의 흑레벨이 변화하여 화면의 기본 밝기가변화하는 문제점이 있었다.Conventionally, an automatic brightness limiter circuit and a high voltage protection circuit have been used for a television, but the automatic brightness limiter detects a current flowing between the anode and the cathode of the CRT so as not to exceed a predetermined upper limit of a predetermined current. In order to prevent abnormal operation caused by the high voltage connected to the anode of the CRT, the high voltage protection circuit operates to stop the horizontal oscillation when the anode voltage of the CRT is higher than a certain voltage. As a circuit, the above circuits limit the beam current or the high pressure of the CRT, and have no function to adjust the black level, thereby making it possible to correct the black level against a temperature change, a secular variation, or a characteristic change during operation of the CRT. As a result, the black level of the screen changes during viewing, so that the basic There is a problem in that group is changed.

본 고안은 상기한 문제점을 해결하기 위하여 안출한 것으로써, 수지 블랭킹 신호를 이용하여 수직 동시 신호기간중 영상출력단을 차단시키고 그때의 캐소우드 전류를 검출하여, 초기에 설정된 기본전압과 비교하여 그비교출력값에 따라 브라운관의 제1그리드 전압을 제어함으로써 브라운관의 캐소우드와 제1그리드간의 전압차를 일정하게 유지하도록 하는 부궤환 루우프(Negative Feedback Look)를 구성하여, 회로 변화나 브라운관의드리프트에 따른 흑레벨 변화를 방지할수 있는 회로를 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above problems, by using the resin blanking signal to cut off the image output terminal during the vertical simultaneous signal period, detect the current of the cathode at that time, and compare the comparison with the initial voltage set initially By controlling the first grid voltage of the cathode ray tube according to the output value, a negative feedback loop is formed to keep the voltage difference between the cathode of the cathode ray tube and the first grid constant. It is an object of the present invention to provide a circuit capable of preventing a level change.

이하 첨부된 도면에 의하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 고안의 블럭도로서 영상신호 신호입력단자(S₁)는 스위칭부(20)와 영상출력부(10)에 연결되고,영상출력부(10) 는 브라운관(70)의 캐소우드(K) 및 검출적분부(30) 와 연결되고, 수직블래킹 신호입력단자(S₂)는 스위칭부(20)와 검출 적분부(30)에 연결되고 검출적분부(30)는 버퍼(40)에 연결되고, 버퍼 (40)은 비교부(50)에 연결되며, 비교부(50)는 그리드전압 조정부(60)에 연결되고, 그리드전압조정부(60)는 그리드 전압 발생부(80)와 브라운관(70)의 제1그리드(G₁)에 연결된다.1 is a block diagram of the present invention, the image signal signal input terminal (S 단) is connected to the switching unit 20 and the image output unit 10, the image output unit 10 is the cathode (K) of the CRT 70 ) And the detection integrating unit 30, the vertical blocking signal input terminal S₂ is connected to the switching unit 20 and the detection integrating unit 30, and the detection integrating unit 30 is connected to the buffer 40. The buffer 40 is connected to the comparator 50, the comparator 50 is connected to the grid voltage adjuster 60, and the grid voltage adjuster 60 is connected to the grid voltage generator 80 and the CRT 70. Is connected to the first grid (G₁).

상기한 제1도의 본 고안 블럭도를 첨부된 제2도의 상세회로도를 참조하여 그 구성을 설명하면, 영상출력부(10)의 트랜지스터(Q₁)의 베이스는 영상신호 입력단자(S₁)와 연결되고 콜렉터는 저항(R₁)을 통하여 전원(+B₁)과 연결되며 에미터는 병열 연결된 저항(R₂)과 콘덴서(C₁)에 의해 접지되어 있다.The configuration of the transistor Q 'of the image output unit 10 is connected to the image signal input terminal S' by referring to the detailed circuit diagram of FIG. The collector is connected to the power supply (+ B₁) via a resistor (R₁), and the emitter is grounded by a parallel connected resistor (R₂) and a capacitor (C₁).

스위칭부(20)의 트랜지스터(Q₂)의 베이스는 수직블랭킹 펄스 입력단자(S₂)와 연결되고 콜랙터는 영상신호입력단자(S₁)와 연결되며 에미터는 접지되어 있다.The base of the transistor Q₂ of the switching unit 20 is connected to the vertical blanking pulse input terminal S₂, the collector is connected to the image signal input terminal S ′, and the emitter is grounded.

검출적분부(30)의 트랜지스터(Q₃)의 베이스는수직블랭킹 펄스 입력단자(S₂)와 연결되고 콜렉터는 영상출력부(10)의 트랜지스터(이)의 에미터로 연결되며 트랜지스터(Q₃)의 에미터는 저항(R₃)을 통하여 접지됨과 동시에 저항(R₄)와 콘덴서(C₁)로 구성된 적분기에 연결된다.The base of the transistor Q₃ of the detection integrator 30 is connected to the vertical blanking pulse input terminal S₂ and the collector is connected to the emitter of the transistor of the image output unit 10 and the emitter of the transistor Q₃. The resistor is grounded through a resistor (R₃) and connected to an integrator consisting of a resistor (R₄) and a capacitor (C₁).

버퍼(40)은 연상증폭기(OP₁)로 이루어져 비반전단자에는 적분검출부(30)의 출력이 인가되고 반전단자는 연산증폭기(OP₁)의 출력단과 연결된다.The buffer 40 is composed of an associative amplifier OP ', and the output of the integral detector 30 is applied to the non-inverting terminal, and the inverting terminal is connected to the output terminal of the operational amplifier OP'.

비교부(50)의 연산증폭기(OP₂)의 반전단자는 저항(R5)을 통하여 버퍼(40)의 출력단과 연결되고 비반전단자는 전원으로부터 접지된 가변저항(VR₁)의 가변단자에 연결된다.The inverting terminal of the operational amplifier OP2 of the comparing unit 50 is connected to the output terminal of the buffer 40 through the resistor R5 and the non-inverting terminal is connected to the variable terminal of the variable resistor VR 'grounded from the power supply.

그리드 전압 조정부(60)의 트랜지스터(Q₄)의 베이스는 연산증폭기(OP₂)의 출력 단과 연결되고 ZHF렉터는저항(R6)을 통하여 전원(+B)과 연결되며 에미터는 저항(R7)을 통하여 트랜지스터(Q₅)의 에미터로 연결되고,트랜지스터(Q₅)의 베이스는 접지되고 콜렉터는 저항(R₈)을 통하여 전원(-B₁)과 연결됨과 동시에 트랜지스터(Q₆)의 베이스로 연결되며, 트랜지스터(Q₆)의 콜렉터는 저항(R₉)을 통하여 전원(-B₁)과 연결되고 에미터는병렬 연결되어 접지된 저항(R₁₀)과 콘덴서(C₃)에 연결됨과 동시에 다이오우드(D₁)의 캐소우드와 연결된다.The base of the transistor Q₄ of the grid voltage adjusting unit 60 is connected to the output terminal of the operational amplifier OP₂, the ZHF collector is connected to the power supply (+ B) through the resistor R6, and the emitter is connected through the resistor R7. is connected to the emitter of the (Q _5), the base of the transistor (Q ₅₎ is grounded and the collector is connected to the base of the power (-B₁) and connected at the same time as the transistor (Q ₆₎ through a resistor (R _8), The collector of transistor Q ₆ is connected to power supply (-B₁) via resistor R ₉ and the emitter is connected in parallel to grounded resistor (R ₁₀ ) and capacitor (C₃) and at the same time the cathode of diode (D₁) It is connected with Wood.

그리드 전압반생부(80)는 그리드전압 조정부(60)의 다이오드(D₁)의 애노우드와 브라운관(70)의 제1그리드(70)에 연결된다.The grid voltage reproducing unit 80 is connected to the anode of the diode D 'of the grid voltage adjusting unit 60 and the first grid 70 of the CRT 70.

또한 본 고안 회로의 버퍼(40)와 비교부(50)는 제4도에 나타낸 바와 같이 집적회로(a),(b) 또는 트랜지스터(a')(b')를 이용하여 본 고안을 구성할 수 있다.In addition, the buffer 40 and the comparator 50 of the inventive circuit use the integrated circuits (a), (b) or transistors (a ') and (b') as shown in FIG. Can be.

상기한 구성을 갖는 본 고안 회로의 동작을 신호의 흐름에 따라 설명하면, 신호 입력단자(S₁)에 입력된 부극성 영상신호는 영상 출력 트랜지스터(Q₁)의 베이스에 입력되어 부하저항(R₁)을 통하여 공급되는 전원으로 전류 증폭되어 에미터 단자에 출력된다.Referring to the operation of the circuit of the present invention having the above-described configuration in accordance with the flow of the signal, the negative image signal input to the signal input terminal S 'is input to the base of the image output transistor Q' to provide the load resistance R '. The current is amplified by the power supplied through the emitter output.

또한 상기한 트랜지스터(Q₁)의 베이스에 제3도와 같은 수직 블랭킹 신호에 의해 스위칭 동작을 수행하는트랜지스터(Q₂)의 콜렉터를 연결하여 블랭킹신호 입력기간중 트랜지스터(Q₂)를 턴온시켜 트랜지스터(Q₁)의베이를 0전위로 함으로써 트랜지스터(Q₁)를 차단시킨다.In addition, by connecting the collector of the transistor Q2 which performs the switching operation by the vertical blanking signal as shown in FIG. 3 to the base of the transistor Q ', the transistor Q2 is turned on during the blanking signal input period. By turning the bay to zero potential, the transistor Q 'is shut off.

이때 트랜지스터(Q₂)의 베이스에 입력되는 신호는 검출적분부(30)의 트랜지스터(Q₃)의 베이스에도 입력되어 트랜지스터(Q₃)를 트랜지스터(Q₂)와 동시에 턴온시킨다.At this time, the signal input to the base of the transistor Q2 is also input to the base of the transistor Q3 of the detection integration unit 30 to turn on the transistor Q3 simultaneously with the transistor Q2.

트랜지스터(Q₃)가 턴온 되기전에, 즉 수직 블랭킹 신호가 입력되기 전에는 브라운관(70)의 캐소우드(K)로부터 저항(R₁₁)과 저항(R₂)을 통하여 흐르던 캐소우드 전류(i₁)가 트랜지스터(Q₃)가 턴온될에 따라 저항(R₃)으로 전류(i₂)가 나누어 흐르게 된다.Before the transistor Q₃ is turned on, i.e., before the vertical blanking signal is input, the cathode current i i flowing from the cathode K of the CRT 70 through the resistor R ₁₁ and the resistor R2 is transferred to the transistor ( As Q₃) is turned on, the current i2 is divided by the resistance R₃.

그러므로 블랭킹 신호 입력기간중에 브라운관에 캐소우드(K)로 부터 저항(R₁₁)을통하여 흐르는 전류는 i₁+i₂가 된다.Therefore, during the blanking signal input period, the current flowing from the cathode (K) through the resistor (R ₁₁ ) to the CRT becomes i₁ + i₂.

이때 저항(R₂)과 전류(i₁), 저항(R₃)과 전류(i₂)에 의해 유기되는 전압은 서로 같으므로 저항(R₃)으로 부터전압을 추출하여 저항(R₁) 및 콘덴서(C₂)로 구성되는 적분회로를 통하여 콘덴서(C₂)에 일정레벨의 직류전압을반생시켜 그 전압을 버퍼로서 동작하는 연산증폭기(OP₁)의 비반전단자에 인가한다.At this time, since the voltage induced by the resistance (R₂) and current (i₁), resistance (R₃) and current (i₂) is the same, the voltage is extracted from the resistor (R₃) and composed of resistance (R₁) and capacitor (C₂). Through the integrating circuit, a constant level DC voltage is generated in the capacitor C2 and applied to the non-inverting terminal of the operational amplifier OPV operating as a buffer.

상기한 연산증폭기(OP₁)는 출력을 저항(R₅)을 통하여 연산증폭기(OP₂)의 반전단자로 인가하여 비반전단자로 인가되는 기준전압과 비교되며, 상기한 비교용 연산증폭기(OP₂)의 출력은 반전단자의 전압이 높을 경우로우레벨을 출력하고, 비반전단자의 전압이 높을 경우 하이레벨을 출력하게 된다.The operational amplifier OP₁ is applied to the inverting terminal of the operational amplifier OP₂ through the resistor R ₅ and compared with the reference voltage applied to the non-inverting terminal. The output outputs a low level when the voltage of the inverting terminal is high, and a high level when the voltage of the non-inverting terminal is high.

만약 회로의 연변화나 브라운관의 상태변화에 의해 수직 블랭킹 기간동안 저항(R₄)에 의해 검출되어 연산증폭기(OP₂)의 반전단자에 입력된 전압이 가변저항(VR₁)에 의해 미리 설정된 전압보다높을 경우에는 브라운관(70)의 캐소우드(K)전류가 설정치 보다 높은 것으로써 연산증폭기(OP₂)의 출력단의 로우 레벨 신호에 의해트랜지스터(Q₄)가 오프되어 트랜지스터(Q₅)의 에미터로 전압을 인가시키지 않으므로 트랜지스터(Q₅)의 콜렉터는 로우 레벨로 되어 트랜지스터(Q₆)가 턴 온 된다.If the voltage input to the inverting terminal of the operational amplifier OP2 is higher than the voltage preset by the variable resistor VR₁ during the vertical blanking period due to the annual change of the circuit or the change of state of the CRT. The cathode (K) current of the CRT 70 is higher than the set value, so that the transistor Q 'is turned off by the low level signal at the output terminal of the operational amplifier OP2 so that the voltage is not applied to the emitter of the transistor Q ₅ . Therefore, the collector of transistor Q ₅ is at the low level, and transistor Q ₆ is turned on.

트랜지스터(Q₆)가 온되면 브라운관(70)의 제1그리드(G₁)에 공급되는 그리드 저압 발생부(80)로 부터의 전압이 다이오우드(D₁)를 통해 트랜지스터(Q₆)와 저항(R₉)을 지나 음전원(-B₁)으로 흐르게 되어 제1그리드 전압이 감소하게 된다.When the transistor Q ₆ is turned on, the voltage from the grid low voltage generation unit 80 supplied to the first grid G 그 of the CRT 70 passes through the diode D 트랜지스터 and the resistor Q ₆ and the resistor R _9. ) And then to the negative power source (-B₁) to reduce the first grid voltage.

따라서 제1그리드 전압이 감소하게 되면 캐소우드(K)전류도 감소하므로 최초에 저항(R₃)에 발생하는 전압이감소하게 된다.Therefore, when the first grid voltage decreases, the current of the cathode K decreases, so that the voltage generated at the first resistance R₃ decreases.

한편 초기에 캐소우드 전류가 감소하여 연산증폭기(OP₂)의 출력이 하이레벨이 되면 그리드 전압 조정부(60)의 회로 동작은 연산증폭기(OP₂)의 출력이 로우 레벨일때의 반대로 동작하여 브라운관(70)의 캐소우드(K)전류를 증가시켜 주게 된다.On the other hand, if the cathode current decreases initially and the output of the operational amplifier OP₂ is at the high level, the circuit operation of the grid voltage adjusting unit 60 operates in the opposite direction when the output of the operational amplifier OP₂ is at the low level, thereby reproducing the CRT 70. It increases the cathode (K) current.

따라서 본 고안은 상기한 브라운관(70)의 캐소우드(K)전류를 증가시켜 주거나 감소시켜주는 동작을 반복하여 결국에는 캐소우드(K)전류가 가변저항(VR₁)에 의해 설정된 값과 동일하게 되어, 수직 블랭킹 기간중 회로는 항상 일정한 캐소우드 전류를 유지하여 안정된 흑레벨을 유지할 수있다.Therefore, the present invention repeats the operation of increasing or decreasing the cathode (K) current of the CRT 70, and eventually the cathode (K) current is equal to the value set by the variable resistor VR '. In the vertical blanking period, the circuit always maintains a constant cathode current to maintain a stable black level.

Claims

In a video output circuit of a television having an image output unit 10, a grid voltage generator 80, and a CRT 70, a vertical blanking signal is input to block an image signal input to the image output unit 10. A detection integrator 30 which detects a voltage induced by the cathode current K of the CRT 70 and inputs through an integrator when the switching unit 20 and the vertical blanking signal are input. The buffer 40 for applying the output of the unit 30 to the comparator 50, the comparator 50 for comparing the reference voltage and the comparison voltage output from the buffer 40, and the comparator 50 The grid voltage adjusting unit 60 controls the first grid voltage of the CRT 70 by controlling the current of the grid voltage reproducing unit 80 by the output signal to adjust the cathode K current of the CRT 70. The luminance detection and correction circuit of the television, characterized in that it comprises.