KR890008581Y1 - Automatic mode selection in fm receiver - Google Patents
Automatic mode selection in fm receiver Download PDFInfo
- Publication number
- KR890008581Y1 KR890008581Y1 KR2019860021328U KR860021328U KR890008581Y1 KR 890008581 Y1 KR890008581 Y1 KR 890008581Y1 KR 2019860021328 U KR2019860021328 U KR 2019860021328U KR 860021328 U KR860021328 U KR 860021328U KR 890008581 Y1 KR890008581 Y1 KR 890008581Y1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- output
- output signal
- pulse signal
- unit
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/1638—Special circuits to enhance selectivity of receivers not otherwise provided for
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/18—Input circuits, e.g. for coupling to an antenna or a transmission line
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Circuits Of Receivers In General (AREA)
- Noise Elimination (AREA)
Abstract
내용 없음.No content.
Description
제1도는 본 고안의 자동모드 선택회로도.1 is an automatic mode selection circuit diagram of the present invention.
제2도 제1도의 각부의 파형도.2 is a waveform diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 전원부 2 : 제1펄스신호 발생기1: power supply unit 2: first pulse signal generator
3 : 제2펄스신호 발생기 4 : 중간주파회로3: second pulse signal generator 4: intermediate frequency circuit
5 : 합성PLL회로 6 : 제1스위칭부5: synthetic PLL circuit 6: first switching unit
7 : 지연기 8 : 포지티브 에지 검출부7: delayer 8: positive edge detector
9 : 제2스위칭부 10 : 전계세기 판별기9: second switching unit 10: field strength discriminator
11 : 고주파증폭기 12 : 모드선택부11: high frequency amplifier 12: mode selector
13 : 고감도 선택표시부13 high sensitivity selection display
본 고안은 에프엠(FM)수신기에 있어서, 수신되는 방송신호의 전계세기에 따라 감도(sunsitivity)와 선택도(selectivity)를 자동으로 선택하는 자동모드 선택회로에 관한 것으로, 특히 수신되는 방송신호의 전계세기가 강할 경우에는 인접한 다른 방송신회와의 혼산(interference)이 발생하지않게 선택도를 높이고, 전계세기가 약할 경우에는 방송신호를 원할히 수신한 수 있도록 감도를 높히게 한 에프엠 수신기의 자동모드 선택회로에 관한 것이다.The present invention relates to an automatic mode selection circuit that automatically selects sensitivity and selectivity according to electric field strength of a received broadcast signal in an FM receiver, and in particular, an electric field of a received broadcast signal. The automatic mode selection circuit of the FM receiver increases the selectivity when the strength is high so as not to cause interference with other broadcasting broadcasts, and when the field strength is low, the sensitivity is increased to smoothly receive the broadcast signal. It is about.
종래에는 수신되는 방송신호의 전계세기에 따라 사용자가 모드선택스위치를 절환하여 선택도를 높히거나 또는 감도를 높힌후 방송신호를 수신하게 하였으므로 사용자에게 많은 번거로움을 주는 결함이 있었다.Conventionally, since the user switches the mode selection switch according to the electric field strength of the received broadcast signal to increase the selectivity or to increase the sensitivity, the user receives the broadcast signal.
본 고안은 이와 같은 종래의 결함을 감안하여 수신되는 방송신호의 전계시기에 따라 자동으로 선택도 또는 감도를 높히게 안출한 것으로, 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.The present invention is designed to automatically increase the selectivity or sensitivity in accordance with the electric field time of the received broadcast signal in view of such a conventional defect, described in detail by the accompanying drawings as follows.
제1도에 도시한 바와 같이 전원부(1)에서 전원이 출력되는 초기시간에 고전위 펄스신호를 출력하는 저항(R1) 및 콘덴서(C1), 인버터(I1)로 된 제1펄스신호발생기(5)와 상기 제1펄스신호발생기(2)의 출력신호에 따라 일정시간동안 고전위신호를 출력하는 다이오드(D1) 및 플립플롭(FF1), 저항(R2), 콘덴서(C2)로 된 제2펄스신호발생기(3)와, 상기 제2펄스신호발생기(3)의 출력신호 및 중간주파회로(4)의 뮤트단자(MU)의 출력신호로 합성PPL(Phase Locked Loop회로 (5)의 선극단자(TU)에 제어신호를 인가하는 트랜지스터(TR1) 및 앤드케이트(AND1), 저항(R3-R6), 다이오드(D2)로 된 제1스위칭부(6)와 상기 제1스위칭부(6)의 출력신호를 일정시간 지연시키는 인버터(I2, I3) 및 저항(R7), 콘덴서(C3), 다이오드(D3)로 지연기(1)와, 상기 제1펄스신호발생기(2)의 출력신호의 포지티브에지를 검출하는 인버터(I4, I5) 및 낸드게이트(NAND1), 저항(R8), 콘덴서(C4), 다이오드(D4)로 된 포지티브에지검출부(8)와 상기 지연기(7) 및 포지티브에지검출부(8)의 출력신호 상기 합성PPL회로(5)의 키출력단자(OUT)가 그의 키입력단자(IN)로 입력되게 하여 방송신호를 선극하게 하는 플랜지스터(TR2) 및 다이오드(D5)로 된 제2스위칭부(9)와 상기 제2펄스신호발생기(2)의 출력신호로 리세트된 후 상기 제1스위칭부(6)의 출력신호에 따라 전원단자(Vcc)의 전원을 시프트시켜 수신되는 방송신호의 전계세기를 판별하는 플립플롭(FF2-FF9) 및 저항(R12), 다이오드(D6)로 된 셰전계시판별기(10)와 상기 제2펄스신호발생기(6) 및 전계세기판별기(10)의 출력신호에 따라 고주파 증폭기(11)를 제어하여 고선택도 또는 고감도를 동작되게하는 낸드게이트(NAND1), 및 트랜지스터(TR3), 저항(R9), 다이오드(D7), 콘덴서(C5)로 된 모드선택부(12)와, 상기 모드선택부(12)의 출력신호에 따라 고감도의 선택을 표시하는 트랜지스터(TR4) 및 저항(R10, R11), 다이오드(D8), 발광다이오드(LED1)로 된 고감도선택표시부(13)로 구성한 것이다.As shown in FIG. 1, a first pulse signal including a resistor R 1 , a capacitor C 1 , and an inverter I 1 that outputs a high potential pulse signal at an initial time at which power is output from the power supply unit 1. Diode (D 1 ), flip-flop (FF 1 ), resistor (R 2 ), and capacitor (C 2 ) for outputting a high potential signal for a predetermined time according to the output signal of the generator (5) and the first pulse signal generator (2). 2 ) a synthesized PPL (Phase Locked Loop) circuit comprising a second pulse signal generator 3 composed of the second pulse signal generator 3, an output signal of the second pulse signal generator 3, and an output signal of the mute terminal MU of the intermediate frequency circuit 4; The first switching part (1) consisting of a transistor TR 1 and an AND 1 , a resistor R 3 -R 6 , and a diode D 2 for applying a control signal to the polarity terminal TU of (5). 6) and the inverter (I 2 , I 3 ) and the resistor (R 7 ), the capacitor (C 3 ), the diode (D 3 ) to delay the output signal of the first switching unit 6 for a predetermined time (1) ) And the output signal of the first pulse signal generator 2 Positive edge detector 8 and the retarder comprising an inverter I 4 , I 5 and a NAND gate NAND 1 , a resistor R 8 , a capacitor C 4 , and a diode D 4 for detecting a positive edge. (7) and the output signal of the positive edge detection unit (8) The flanger (TR 2 ) for causing the broadcast signal to be polarized by causing the key output terminal (OUT) of the composite PPL circuit (5) to be input to its key input terminal (IN). ) And a second switching unit 9 including the diode D 5 and the output signal of the second pulse signal generator 2, and then the power terminal according to the output signal of the first switching unit 6. A flip-flop (FF 2 -FF 9 ), a resistor (R 12 ), a diode (D 6 ), and a field time discriminator (10) and a second to determine the electric field strength of the received broadcast signal by shifting the power of Vcc); NAND gate controlling the high frequency amplifier 11 according to the output signals of the pulse signal generator 6 and the field strength discriminator 10 to operate high selectivity or high sensitivity. 1 ) and a high sensitivity in accordance with the mode selector 12 comprising the transistor TR 3 , the resistor R 9 , the diode D 7 , and the capacitor C 5 , and the output signal of the mode selector 12. A high sensitivity selection display section 13 composed of a transistor TR 4 , a resistor R 10 , R 11 , a diode D 8 , and a light emitting diode LED 1 indicating selection of.
이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effect of the present invention configured in this way in detail as follows.
시간(t0)에 전원부(1)가 정상동작되어 전원단자(Vcc)에 전원이 인가됨과 아울러, 고전위 신호가 출력되면, 그 고전위 신호는 제1펄스발생기(2)의 저항(R1)을 통해 콘덴서(C1)에 충전되면서 일정시간동안 인버터(I1)에 저전위신호를 인가하여 인버터(I1)의 출력단자에는 제2(a)도에 도시한 바와 같이 고전위신호가 출력되고, 그 출력된 고전위신호는 전계세기판별기(10)의 다이오드(D6)를 통해 플립플롭(FF2-FF9)의 리세트단자(RE2-RE9)에 인가되어 그가 리세트됨과 아울러 제2펄스 신호 발생기(3)의 다이오드(D1)를 통해 플립플롭(FF1)의 세트단자(SE1)에 인가되어 그가 세트되므로 플립플롭(FF1)의 출력단자(Q1)에는 제2(b)도에 도시한 바와 같이 고전위신호가 출력되어 저항(R2)을 통해 콘덴서(C2)에 충전되기 시작함과 더불어 제1스위칭부(6)의 저항(R6)을 통해 앤드게이트(AND1)의 일측입력단자에 인가되고, 또한 제1펄스신호발생기(2)에서 출력된 고전위신호가 포지티브에서 검출부(8)의 낸드게이트(NAND1)의 일측입력단자에 인가됨과 아울러 저항(R8)을 통해 콘덴서(C4)에 충전되면서 일정시간동안 인버터(I4)의 입력단자에 저전위신호를 인가하여 그의 출력단자로 고전위 신호가 출력되고, 그 출력된 고전위 신호는 낸두게이트(NAND1)의 타측입력단자에 인가되어 그의 출력단자로 저전위신호가 출력되며, 그 저전위신호는 인버터(I5)를 통해 고전위신호가 반전된후 다이오드(D4)를 통해 제2(c)도에 도시한 바와 같이 트랜지스터(TR2)의 베이스에 인가된다.When the power supply unit 1 is normally operated at time t 0 and power is supplied to the power supply terminal Vcc, and a high potential signal is output, the high potential signal is the resistance R 1 of the first pulse generator 2. The low potential signal is applied to the inverter I 1 for a predetermined time while being charged to the capacitor C 1 by the high voltage signal at the output terminal of the inverter I 1 as shown in FIG. 2 (a). And the output high potential signal is applied to the reset terminals RE 2 -RE 9 of the flip-flops FF 2 -FF 9 through the diode D 6 of the field strength discriminator 10. In addition, the output terminal Q 1 of the flip-flop FF 1 is applied to the set terminal SE 1 of the flip-flop FF 1 through the diode D 1 of the second pulse signal generator 3. ), As shown in FIG. 2 (b), a high potential signal is output and starts to be charged to the capacitor C 2 through the resistor R 2 , and the resistance R 6 of the first switching unit 6. Is applied to one input terminal of the AND gate AND 1 , and the high-potential signal output from the first pulse signal generator 2 is positively input to one side of the NAND gate NAND 1 of the detector 8. In addition to being applied to the charge via the resistor (R 8 ) to the capacitor (C 4 ) while applying a low potential signal to the input terminal of the inverter (I 4 ) for a predetermined time, a high potential signal is output to its output terminal, the output The high potential signal is applied to the other input terminal of the NAND 1 , and a low potential signal is output to the output terminal thereof. The low potential signal is inverted through the inverter I 5 and then the diode ( D 4 ) is applied to the base of the transistor TR 2 as shown in FIG. 2 (c).
따라서 트랜지스터(TR2)는 온되고, 합성PPL 회로(5)의 키출력단자(OUT)의 출력신호가 다이오드(D5) 및 트랜지스터(TR2)를 통해 키입력단자(IN)로 입력되므로 합성PPL회로(5)는 튜닝 주파수를 상승시키면서 방송신호를 튜닝하게 된다.Therefore, the transistor TR 2 is turned on and the output signal of the key output terminal OUT of the composite PPL circuit 5 is input to the key input terminal IN through the diode D 5 and the transistor TR 2 . The PPL circuit 5 tunes the broadcast signal while raising the tuning frequency.
이와 같이 상태에서 콘덴서(C2)(C4)에 일정전압 이상이 충전되어 인버터(I1)(I5)에서 저전위신호가 출력되고, 낸드게이트(NAND1)에서 고전위신호가 출력되어 인버터(I5)에서 저전위신호가 출력된후 시간(t1)에 하나의 방송신호를 선국하면, 중간주파회로(4)의 뮤트단자(MU)에서 저전위신호가 출력되어 제1스위칭부(6)의, 저항(R3)을 통해 트랜지스터(TR1)의 베이스에 인가되므로 트랜지스터(TR1)가 오프되어 앤드게이트(AND1)의 타측입력단자에 고전위신호가 인가되고, 이에 따라 앤드게이트(AND1)의 출력단자에는 고전위신호가 출력되어 다이오드(D2)를 통해 합성 PPL회로(5)의 선국단자(TU)에 인가되므로 합성 PPL회로(5)는 방송신호가 선국되었음을 감지하여 방송신호의 튜닝동작을 정지시키고, 또한 그 앤드게이트(AND1)에서 출력된 고전위신호가 전계세기판별기(10)의 플립플롭(FF2-FF6)의 클럭단자(CK2-CK9)에 인가되므로 플립플롭(FF2)는 저항(R12)을 통해 그의 입력단자(CK2)에 인가된 전원단자(Vcc)의 전원에 의해 출력단자(Q2)로 고전위 신호를 출력하여 플립플롭(FF3)의 입력단자(D3)에 입력된다.In this state, the capacitor C 2 (C 4 ) is charged with a predetermined voltage or more, and the low potential signal is output from the inverter I 1 (I 5 ), and the high potential signal is output from the NAND gate NAND 1 . When one broadcast signal is tuned at a time t 1 after the low potential signal is output from the inverter I 5 , the low potential signal is output from the mute terminal MU of the intermediate frequency circuit 4 so as to output the first switching unit. Since the transistor R1 is applied to the base of the transistor TR 1 through the resistor R 3 , the transistor TR 1 is turned off, and a high potential signal is applied to the other input terminal of the AND gate AND 1 . Since the high potential signal is output to the output terminal of the AND gate AND 1 and applied to the tuning terminal TU of the composite PPL circuit 5 through the diode D 2 , the composite PPL circuit 5 indicates that the broadcast signal is tuned. detected stops the tuning operation of the broadcast signal, and a high potential signal output from the aND gate (aND 1) I Therefore applied to the clock terminal (CK 2 -CK 9) of the flip-flop (FF 2 -FF 6) of the intensity discriminator 10, its input terminal through a flip-flop (FF 2) has a resistance (R 12) (CK 2) The high potential signal is output to the output terminal Q 2 by the power of the power supply terminal Vcc applied to the input terminal, and is input to the input terminal D 3 of the flip-flop FF 3 .
그리고, 앤드게이트(AND1)에서 출력된 고전위신호가 지연기(7)의 인버터(I2)의 입력단자에 인가되어 그의 출력단자로 저전위신호를 출력하므로 콘덴서(C3)의 충전전압이 저항(R7)을 통해 인버터(I2)로 방전되면서 일정시간(t2)후 인버터(I3)의 입력단자에 저전위신호를 인가하여 그의 출력단자로 고전위 신호가 출력되고, 그 출력된 고전위신호는 다이오드(D3)를 통해 제2(c)도에 도시한 바와 같이 트랜지스터(TR2)의 베이스에 인가되어 그가 온되므로 합성PPL회로(5의 키출력단자(OUT)의 출력신호가 다이오드(D5) 및 트랜지스터(TR2)를 통해 키입력단자(IN)로 입력되어 합성PPL회로(5)는 다시 튜닝주파수를 높히면서 방송신호를 튜닝하기 시작하고, 이와 같은 방송신호의 선극을 일정시간(t3) 반복수행하여 콘덴서(C2)에 일정전압 이상이 충전되면, 플립플롭(FF1)의 리세트단자(RE1)에 고전위신호가 인가되어 그가 리세트되므로 플립플롭(FF1)의 출력단자(Q1)에는 제2(b)도 도시한 바와 같이 저전위신호가 출력되고, 출력단자(Q1)에는 제2도의 (나) 도시한 바와 같이 저전위신호가 출력되고, 출력단자(Q1)에는 고전위 신호가 출력되어 모드선택부(12)의 낸드게이트(NAND2)이 일측에 입력단자에 인가된다.The high voltage signal output from the AND gate AND 1 is applied to the input terminal of the inverter I 2 of the retarder 7, and outputs a low potential signal to the output terminal thereof, thereby charging the capacitor C 3 . After discharging to the inverter I 2 through the resistor R 7 , a low potential signal is applied to the input terminal of the inverter I 3 after a predetermined time t 2 , and a high potential signal is output to the output terminal thereof. The output high potential signal is applied through the diode D 3 to the base of the transistor TR 2 as shown in FIG. 2 (c) and is turned on so that the key output terminal OUT of the composite PPL circuit 5 is turned on. The output signal is input to the key input terminal IN through the diode D 5 and the transistor TR 2 , and the synthesized PPL circuit 5 starts tuning the broadcast signal while raising the tuning frequency again. If the positive pole of is repeatedly performed for a predetermined time (t 3 ) and the capacitor (C 2 ) is charged above a certain voltage, flip Since the high potential signal is applied to the reset terminal RE 1 of the flop FF 1 and is reset, the low potential is also applied to the output terminal Q 1 of the flip flop FF 1 as shown in FIG. signals are output, and the output terminal (Q 1), the NAND of the second degree (B) and outputs a low potential signal, as shown, the output terminal (Q 1) has been output a high potential signal mode select section 12 The gate NAND 2 is applied to the input terminal at one side.
이때, 수신되는 방송신호의 전계세기가 약하여 일정 시간(t3)동안 선국된 방송신호의 수가 8개 미만일 경우에는 중간주파회로(4)의 뮤트단자(MU)로 8번 미만의 저전위 신호가 출력되어 앤드게이트(AND1) 에서 8번미만의 고전위 펄스신호가 출력되므로 플립플롭(FF9)의 출력단자(Q9)에는 저전위신호가 출력되어 낸드게이트(NAND2)의 타측입력단자에 인가되고, 이에 따라 낸드게이트(NAND2)의 출력단자에는 고전위신호가 출력되어 저항(R9) 및 다이오드(D7)를 통해 트랜지스터(TR3)의 베이스에 인가되므로 트랜지스터(TR3)는 온되고, 고주파증폭기(11)의 전계효과트랜지스터(FET)의 소스 단자에 접속된 콘덴서(5)가 트랜지스터(TR3)를 통해 접지되어 고주파증폭기(11)가 고감도로 동작하게 되고, 또한 낸드게이트(NAND2)에서 출력된 고전위신호가 고감도선택부(13)의 저항(R10) 및 다이오드(D8)를 통해 트랜지스터(TR4)의 베이스에 인가되어 그가 온되므로 전원단자(Vcc)의 전원이 저항(R11) 및 트랜지스터(TR4)를 통해 발광다이오드(LED1)에 인가되어 발광다이오드(LED1)는 점등되면서 고주파증폭기(11)가 고감도로 동작을 표시하게 된다.At this time, if the electric field strength of the received broadcast signal is weak and the number of broadcast signals tuned for a predetermined time t 3 is less than 8, the low potential signal of less than 8 times is applied to the mute terminal MU of the intermediate frequency circuit 4. Since the high potential pulse signal of less than 8 is output from the AND gate (AND 1 ), the low potential signal is output to the output terminal (Q 9 ) of the flip-flop (FF 9 ), and the other input terminal of the NAND gate (NAND 2 ) is output. to be applied, and therefore so is applied to the base of the NAND gate output terminal of a (NAND 2) there is outputted a high potential signal resistor (R 9) and a diode transistor (TR 3) through (D 7) transistor (TR 3) Is turned on, and the capacitor 5 connected to the source terminal of the field effect transistor FET of the high frequency amplifier 11 is grounded through the transistor TR 3 so that the high frequency amplifier 11 operates with high sensitivity, and the NAND a gate (NAND 2) of the high potential signal is output from the high-sensitivity selection (13) resistance (R 10) and a diode (D 8) is applied to the base of the transistor (TR 4) through he came since a power supply terminal (Vcc) power source resistance (R 11) and a transistor for (TR 4) of the The light emitting diode LED 1 is applied to the light emitting diode LED 1 and the high frequency amplifier 11 displays the operation with high sensitivity.
그리고, 이때, 수신되는 방송신호의 전계세기가 강하여 일정시간(t3)동안 선국된 바송신호의 수가 8개이면 상기와는 반대로 플립플롭(FF9)이 출력단자(Q9)에 고전위신호가 출력되어 낸드게이트(NAND2)의 타측입력단자에 인가되므로 낸드게이트(NAND2)의 타측입력단자에 인가되므로 낸드게이트(NAND2)의 출력단자에는 저전위신호가 출력되어 트랜지스터(TR3)(TR4)가 오프되고, 콘덴서(C5)는 접지되지 않아 고주파증폭기(11)는 고선택도로 동작하며, 발광다이오드(LED1)는 점등되지 않는다.In this case, if the number of broadcast signals that are tuned for a predetermined time t 3 because the electric field strength of the received broadcast signal is strong, the flip-flop FF 9 is a high potential signal at the output terminal Q 9 . is output so applied to the other input terminal of the NAND gate (NAND 2) is a NAND gate, so applied to the other input terminal of the (NAND 2) output the NAND gate output terminal of a low potential signal of (NAND 2) transistor (TR 3) TR 4 is turned off, the capacitor C 5 is not grounded, so that the high frequency amplifier 11 operates with high selectivity, and the light emitting diode LED 1 is not turned on.
이상에서 설명한 바와 같이 본 고안은 수신되는 방송신호의 전계세기에 따라 자동으로 고감도 또는 고선택도로 동작하게 하므로 사용자가 수신되는 방송신호의 전계세기에 따라 일일이 모드 선택스위치를 절환하여 모드를 선택해야 되는 번거로움을 제거하는 효과가 있다.As described above, the present invention operates automatically with high sensitivity or high selectivity according to the electric field strength of the received broadcast signal. Therefore, the user must select a mode by switching the mode selection switch according to the electric field strength of the received broadcast signal. It has the effect of eliminating the hassle.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019860021328U KR890008581Y1 (en) | 1986-12-26 | 1986-12-26 | Automatic mode selection in fm receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019860021328U KR890008581Y1 (en) | 1986-12-26 | 1986-12-26 | Automatic mode selection in fm receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR880013963U KR880013963U (en) | 1988-08-31 |
| KR890008581Y1 true KR890008581Y1 (en) | 1989-11-30 |
Family
ID=19258398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019860021328U KR890008581Y1 (en) | 1986-12-26 | 1986-12-26 | Automatic mode selection in fm receiver |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890008581Y1 (en) |
-
1986
- 1986-12-26 KR KR2019860021328U patent/KR890008581Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880013963U (en) | 1988-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3821651A (en) | Scanning control circuit for use in signal seeking radio receiver | |
| US4394778A (en) | Tuning control apparatus of receiver | |
| US4387469A (en) | Tuner control system | |
| GB1314577A (en) | Radio receiver with automatic channel selection and priority chennel monitoring | |
| US4527281A (en) | Auto-scan changeover system for two-band radio receiver employing PLL frequency synthesizers | |
| US4919640A (en) | Auto tuning apparatus | |
| US3968441A (en) | Receiver tuning circuit with automatic search and AFC using common capacitor | |
| KR960000523B1 (en) | Receiver | |
| KR890008581Y1 (en) | Automatic mode selection in fm receiver | |
| EP0042728A1 (en) | Tuning control apparatus of receiver having electronic tuner | |
| CA1044765A (en) | Broadcast receiver | |
| US3801914A (en) | Priority-frequency system for a signal-seeking receiver | |
| US4011515A (en) | Tunable scanning radio receiver | |
| US4245351A (en) | AFT Arrangement for a phase locked loop tuning system | |
| US4380826A (en) | Control system for channel selection | |
| GB1536040A (en) | Automatic fine tuning circuit | |
| US4114097A (en) | Frequency shift signal receiver | |
| USRE31523E (en) | Crystalless scanning radio receiver and transmitter | |
| KR830009870A (en) | Stereo playback device | |
| US4259745A (en) | Tuning indicator circuit | |
| US4328589A (en) | System for indicating multipath interference in radio receiver | |
| KR850001307B1 (en) | Automatic search level modulation circuit | |
| US5020145A (en) | AM/FM band selector | |
| JP2790121B2 (en) | Receiving machine | |
| JPH0339956Y2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 19941227 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |