KR890006575Y1 - Interface devices for keyboard - Google Patents

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김종규
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구자학
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Abstract

내용 없음.No content.

Description

키보드용 인터페이스 장치Interface device for keyboard

제1도는 본 고안 장치의 회로도.1 is a circuit diagram of the device of the present invention.

제2(a)도에서 제2(e)도는 본 고안 장치를설명하기 위한 파형도.2 (a) to 2 (e) is a waveform diagram for explaining the device of the present invention.

제3도는 종래 키보드 인터페이스 장치의 회로도.3 is a circuit diagram of a conventional keyboard interface device.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 키메트릭스 2 : CPU1: Keymetrics 2: CPU

3, 6 : 반전기 4 : 플립플롭3, 6: Inverter 4: Flip-flop

5 : 입출력 포트 7 : OR게이트5: I / O port 7: OR gate

8 : 주처리기 10 : 컴퓨터8: main processor 10: computer

RESET : 리세트 출력 CLR : 소거단자RESET: Reset output CLR: Clear terminal

본 고안은 전자 타자기의 주중앙처리 유니트와 키보드의 인터페이스 장치에 관한 것으로 특히, 마이크로 컴퓨터를 내장시켜된 인터페이스 장치에 관한 것이다.The present invention relates to an interface device of a main central processing unit and a keyboard of an electronic typewriter, and more particularly, to an interface device incorporating a microcomputer.

종래에는 제3도에 도시된 바와같이 다수개의 스위치들을 메트릭스 방식으로 연결하여된 키보드(31)의 메트릭스 연결단자를 입출력 디코더(32)와 키보드용 마이크로 처리기(33)에 연결하되, 마이크로처리기(33)의 출력을 저항(R31-R38) 및 콘덴서(C31-C38)를 통하여 콘넥터(34)에 연결하고 콘넥터(34)는 컴퓨터(40)의 대응 콘넥터(41)에 연결하되, 콘넥터(41)를 통하여 컴퓨터(40)내의 중앙처리장치(42)에 연결하는 구성으로되어 있다.Conventionally, as shown in FIG. 3, the matrix connector of the keyboard 31 is connected to the input / output decoder 32 and the microprocessor 33 for the keyboard by connecting a plurality of switches in a matrix manner, and the microprocessor 33 ) Is connected to the connector 34 through a resistor (R 31- R 38 ) and a capacitor (C 31- C 38 ) and the connector 34 is connected to the corresponding connector 41 of the computer 40, It connects to the central processing unit 42 in the computer 40 via 41.

그러나 이러한 키보드 인터페이스 장치에서는 키보드용 마이크로 처리기(33)의 출력을 수동소자로서 특정값에 맞추어 설치된 것이어서 한가지 범위의 특정 출력만을 컴퓨터(40)에 전달할수 있고 키보드용 인터페이스 장치내의 키보드용 마이크로 처리기(33)나 입출력 디코더(32)를 다른 종류의 것으로 보수하거나 교환할때 발생되는 타이밍 오차및 신호 파형오차등을 조절하기가 매우 어렵거나 각 수동소자들의 값을 바꾸어야만 된다.However, in such a keyboard interface device, the output of the keyboard microprocessor 33 is set to a specific value as a passive element, so that only one range of specific output can be transmitted to the computer 40, and the keyboard microprocessor 33 in the keyboard interface device is provided. ), It is very difficult to adjust the timing error and signal waveform error generated when the input / output decoder 32 is repaired or replaced by another type, or the value of each passive element must be changed.

따라서 동품종 중에서도 동인 특성을 갖는 입출력 디코더(32)나 키보드용 마이크로 처리기(33)를 선택해야하는데 실제에 있어서는 동종품이라 할지라도 동일 특성을 구하기가 어려운 것이므로 저항, 콘덴서등의 수동소자값의 재조정이 불가피해 진다.Therefore, it is necessary to select the input / output decoder 32 or the keyboard microprocessor 33 having the same driver characteristics among the same type. In reality, even if the same type is difficult to obtain the same characteristics, it is necessary to readjust the passive element values such as the resistor and the capacitor. This becomes inevitable.

본 고안은 이러한 종래의 단점을 해결하기 위하여 키보드용 마이크로 처리기의 출력을 D-플립플롭으로 그 출력을 제어하도록 하므로서 키보드용 마이크로 처리기와 입출력 디코더를 교환하여도 D-플립플롭의 출력이 일정하게 유지되도록 하여 키보드 내부소자들의 교환이나 보수가 용이하고 외부 장치의 신호 입력을 타이밍 제어 및 신호조절을 용이하게 할수 있는 키보드용 인터페이스 장치를 제공하는 것을 목적으로 하는 것으로, 이하 첨부된 도면을 참조하면서 본 고안의 구성 및 작용효과를 설명하면 다음과 같다.In order to solve the above disadvantages, the present invention controls the output of the keyboard microprocessor with a D-flip-flop, so that the output of the D-flip-flop remains constant even when the microprocessor and the input / output decoder of the keyboard are exchanged. It is an object of the present invention to provide a keyboard interface device that can easily replace or repair the internal components of the keyboard, and to facilitate timing control and signal control of signal input from an external device. The composition and effect of the are described as follows.

제1도를 참조하면 본 고안 장치의 구성은 키메트릭스(1)를 키보드용 중앙처리 장치(2 : CPU)에 연결하고, CPU(2)의 스트로브 출력()을 반전기(3)를 통하여 D플립플롭(4)의 클록단자(CLK)에 연결하며, D플립플롭(4)의 소거단자(CLR)는 입출력포트(5)의 출력단자(PC2)에 연결함과 동시에 반전기(6)를 통하여 OR게이트(7)의 일측입력에 연결하고, D플립플롭(4)이 출력(Q)은 컴퓨터(10)내의 주처리기(8)의 단자(RST)와 OR게이트(7)의 타측 입력에 연결하며, OR게이트(7)의 출력은 CPU(2)의 포트입력(PORT1)에 연결함과 동시에 주처리기(8)의 리세트 출력(RESET)은 입출력 포트(5)의 리세트단자(RE)에 연결하되 입출력 포트(5)의 단자(PORT2)는 CPU(2)의 초기입력 "" 에 연결하여서 구성된 것이다.Referring to FIG. 1, the structure of the device of the present invention connects the key metrics 1 to the central processing unit 2 for the keyboard (CPU), and the strobe output of the CPU 2 ( ) Is connected to the clock terminal CLK of the D flip-flop 4 through the inverter 3, and the erasing terminal CLR of the D flip-flop 4 is connected to the output terminal PC2 of the input / output port 5. At the same time, it is connected to the one side input of the OR gate 7 through the inverter 6, and the output D of the D flip-flop 4 is the terminal RST of the main processor 8 in the computer 10. And the other input of the OR gate 7 and the output of the OR gate 7 is connected to the port input PORT 1 of the CPU 2 and the reset output of the main processor 8 is reset. Connect to the reset terminal RE of the input / output port 5, but the terminal PORT 2 of the input / output port 5 is the initial input of the CPU 2 " "To connect to.

이러한 본 고안 구성의 작용효과는 제2(a)도-제2(e)도를 참조하여 설명하면 다음과 같다.The operation and effects of the present invention will be described with reference to FIGS. 2 (a) to 2 (e).

우선 초기에 주처리기(8)는 그의 리세트단자(RESET)로 부터 입출력포트(5)의 리세트단자(RE)를 통하여 CPU(2)에 제2(a)도와 같은 로우 신호 파형을 인가한다.Initially, the main processor 8 applies a low signal waveform as shown in FIG. 2 (a) to the CPU 2 from its reset terminal RESET through the reset terminal RE of the input / output port 5. .

여기에서 시간(t0-t1)은 리세트 시간을 나타내는 것으로 이러한 로우레벨 신호 파형은 입출력 포트(5)의 출력단자(PC2)를 통하여 D플립플롭(4)의 소거단자(CLR)에 가해진다.Here, the time t 0 -t 1 represents a reset time. The low level signal waveform is transmitted to the erase terminal CLR of the D flip-flop 4 through the output terminal PC 2 of the input / output port 5. Is applied.

동시에 리세트 시간(t0-t1)동안 로우 레벨이므로 다음표에서와 같이 D플립플롭(4)의 단자(P)가 하이 이고 소거단자(CLR)가 로우이면 클록 입력단자(CLK)또는 단자(D)의 레벨에 상관없이 출력(Q)은 로우레벨을 유지하게 된다.At the same time, because of the low level during the reset time (t 0 -t 1 ), if the terminal P of the D flip-flop 4 is high and the erasing terminal CLR is low, as shown in the following table, the clock input terminal CLK or the terminal Regardless of the level of (D), the output (Q) is kept at a low level.

이시간에는 아직도 주처리기(8)에 인터텁트가 걸리지 않는 상태이다.At this time, the main processor 8 is still not interrupted.

여기서 X : 상관없음 ↑ : 로우에서 하이로 변환을 나타냄Where X: don't care ↑: indicates low to high

또한 D플립플롭(4)의 단자(D)에 로우 레벨이 입력되고 짧은 시간이나마 비지(BUSY)가 걸리게 된다.In addition, a low level is input to the terminal D of the D flip-flop 4, and the bus BUSY takes a short time.

주처리기(8)의 단자(RST)의 신호는 리세트시간이 지나가고 소거단자(CLR)가 신호가 하이 레벨이 되면 상기표에서와 같이 단자(Q)가 로우를 유지하면서 클록단자의 입력을 기다린다.When the reset time passes and the erase terminal CLR reaches the high level, the signal of the terminal RST of the main processor 8 waits for the input of the clock terminal while keeping the terminal Q low as shown in the above table. .

D플립플롭(4)의 클록단자(CLK)에 인가되는 CPU(2)의 스트로브 출력()은 제2(d)도에서와 같이 평소에는 하이 레벨을 유지하고 있다가 작동될때에만 로우 레벨로 떨어진다.The strobe output of the CPU 2 applied to the clock terminal CLK of the D flip-flop 4 ( ) Is normally maintained at a high level as shown in FIG. 2 (d) and falls to a low level only when it is activated.

그러므로 반전기(3)를 통과하면 스트로브 신호로서 작용되는 것이다.Therefore, passing through the inverter (3) acts as a strobe signal.

OR게이트(7)의 일측입력단자에는 입출력 포트(5)의 단자(PC2)에서의 신호중 순간적인 리세트 시간이 지나면 하이 레벨을 반전기(6)를 통해 반전된 '로우'레벨이 인가되고, 다른측 입력단자는 D플립플롭(4)의 단자(Q)신호가 로우레벨이되므로 OR게이트(7)의 출력이 '로우'가 되어 CPU(2)의 단자(PORT1)에 가해지므로 비지(BUSY)가 풀린상태 가된다.One of the input terminals of the OR gate 7 is applied with a 'low' level in which the high level is inverted through the inverter 6 when the instantaneous reset time of the signal at the terminal PC 2 of the input / output port 5 passes. On the other side of the input terminal, since the terminal Q signal of the D flip-flop 4 is at the low level, the output of the OR gate 7 is 'low' and is applied to the terminal PORT 1 of the CPU 2. (BUSY) is released.

비지(BUSY)가 풀린 상태에서는 주처리기(8)가 키메트릭스(1)에서발생되는 제2(c)도와 같은 정보 신호를 수신할 준비가 완료된다.When the busy BUSY is released, the main processor 8 is ready to receive an information signal such as the second (c) diagram generated by the key metrics 1.

이때에는 비지가 제2(d)도에서와같이 '로우'상태인 것이확인되면 키메트릭스(1)에서 눌린 데이타는 CPU(2)에서 데이타 코드로 변환되고 이에따라서 CPU(2) ㄴ 스트로브 신호를 단자()에서 발생시켜 D플립플롭(4)의 클록단자(CLK)를 순간적으로 스트로브 시킨다.At this time, if it is confirmed that the busy is in the 'low' state as shown in FIG. 2 (d), the data pressed in the key metrics 1 is converted into a data code in the CPU 2, and thus the CPU 2 strobe signal is transmitted. Terminals( ) To strobe the clock terminal CLK of the D flip-flop 4 instantaneously.

클록단자(CLK)의 상승변 순간에 단자(D)의 하이 레벨이 출력(Q)으로 옮겨지며 이러한 출력(Q)의 신호는 주처리기(8)에 인가되어 인터텁트를 요구하게 된다.At the instant of the rising edge of the clock terminal CLK, the high level of the terminal D is transferred to the output Q, and the signal of this output Q is applied to the main processor 8 to request an interrupt.

또한 이러한 D플립플롭(4)의 출력(Q)은 OR게이트(7)의 타측입력에 인가되고 이 신호는 하이레벨로되어 비지상태로 된다.In addition, the output Q of the D flip-flop 4 is applied to the other input of the OR gate 7 and this signal goes high and becomes busy.

따라서 이후의 데이타는 이러한 비지상태가 풀려야만 입력될수 있다.Therefore, subsequent data can be entered only when this busy state is released.

주처리기(8)는 키메트릭스(1)에서 눌린 데이타를 수신하기 위해서 제2(e)도와 같은 해독신호를 아래로 하강시켰다가 상승되는 순간에 CPU(2)의 데이타를 입출력 포트(5)의 버퍼 코드로 옮겨진다.The main processor 8 lowers the readout signal such as the second (e) to receive the data pressed by the key matrix 1, and at the moment when the main processor 8 raises the data of the CPU 2 of the input / output port 5 Moved to the buffer code.

이때 입출력 포트(5)는 단자(PORT2)를 통하여 CPU(2)의 초기화 단자 "" 로부터 데이타를 받았다는 신호를 확인하고 이후 주처리기(8)에서는 받아들인 데이타를 처리하게 된다.The input and output ports (5) Reset terminal of the CPU (2) through (PORT 2) terminals " Signal is received from the main processor and the main processor 8 then processes the received data.

주처리기(8)에서는 받아들인 데이타를 모두 처리하고나면 입출력 포트(5)의 단자(PC2)를통해 신호를 D플립플롭(4)에 보내주어 주제어기(8)와 키메트릭스(1)를 통하여 데이타를 받으려는초기동작을 반복하게된다.After processing the received data, the main processor 8 sends a signal to the D flip-flop 4 through the terminal PC 2 of the input / output port 5 to transfer the main controller 8 and the key metrics 1 to each other. The initial operation to receive data is repeated.

이상에서 설명한 바와같이 본 고안에 의하면 케미트릭스(1)CPU(2)의 출력신호를 저항이나 콘덴서등의 수동소자로서 소정값이 되도록 조절하는 것이 아니고 D플립플롭과 논리게이트로 제어하도록 하므로서 키보드 인터페이스 장치내의 CPU나 입출력 포트등을 교환하거나 변경시켜도 D플립플롭의 출력 파형이나 타이밍이그대로 유지되어 교환이나 변경이 용이한 것이며, 전자 타자기나 단말기에 적용하여 간단히 신호교환할수 있는 것이다.As described above, according to the present invention, the keyboard interface is controlled by controlling the D flip-flop and the logic gate, rather than adjusting the output signal of the chemical matrix 1 as a passive element such as a resistor or a capacitor. Even if the CPU or input / output port of the device is replaced or changed, the output waveform and timing of the D flip-flop are maintained as it is, so it is easy to exchange or change, and can be easily exchanged by applying it to an electronic typewriter or a terminal.

Claims (1)

키메트릭스(1)를 키보드용 중앙처리 장치(2 : CPU)에 연결하고, CPU(2)의 스트로브 출력()을 반전기(3)를 통하여 D플립플롭(4)의 클록단자(CLK)에 연결하며, D플립플롭(4)의 소거단자(CLR)는 입출력포트(5)의 출력단자(PC2)에 연결함과 동시에 반전기(6)를 통하여 OR게이트(7)의 일측입력에 연결하고, D플립플롭(4)의 출력(Q)은 컴퓨터(10)내에 주처리기(8)의 단자(RST)와 OR게이트(7)의 타측 입력에 연결하며, OR게이트(7)의 출력은 CPU(2)의 포트 입력(PORT1)에 연결하고, 주처리기(8)의 리세트 출력(RESET)은 입출력포트(5)의 리세트 단자(RE)에 연결하되 입출력 포트(5)의 단자(PORT2)는 CPU(2)의 초기입력 "" 에 연결하여된 키보드용 인터페이스 장치.Connect key metrics (1) to the central processing unit for the keyboard (2: CPU), and strobe output of the CPU (2) ) Is connected to the clock terminal CLK of the D flip-flop 4 through the inverter 3, and the erase terminal CLR of the D flip-flop 4 is the output terminal PC 2 of the input / output port 5. And the output Q of the D flip-flop 4 through the inverter 6, and the output Q of the D flip-flop 4 is connected to the terminal RST of the main processor 8 in the computer 10. ) And the other input of the OR gate (7), the output of the OR gate (7) is connected to the port input (PORT 1 ) of the CPU (2), the reset output (RESET) of the main processor (8) Connect to the reset terminal RE of the input / output port 5 and the terminal PORT 2 of the input / output port 5 is the initial input of the CPU 2. "Interface device for the keyboard connected to.
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