KR890004978Y1 - Video data signal processing circuit - Google Patents

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Abstract

내용 없음.No content.

Description

액정 구동을 위한 비데오 데이터 신호의 처리회로Processing Circuit of Video Data Signal for Liquid Crystal Driving

제1도는 본 고안에 의한 회로도.1 is a circuit diagram according to the present invention.

제2도는 액정 패널부의 1화소에 대한 등가회로도.2 is an equivalent circuit diagram of one pixel of the liquid crystal panel portion.

제3도는 본 고안에 사용되는 쉬프트레지스터의 구성도.3 is a block diagram of a shift register used in the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

Ⅰ: 쉬프트 레지스터부 Ⅱ : 버퍼부I: Shift register section II: Buffer section

Ⅲ : 압출력제어부 FF1-FFn: 플립플롭Ⅲ: Extrusion Force Control Unit FF 1- FF n : Flip-Flop

I1-I4: 인버터 N : 낸드게이트I 1 -I 4 : Inverter N: NAND Gate

BF : 버퍼게이트 R1-R3: 저항BF: Buffer Gate R 1- R 3 : Resistance

TG : 전송게이트 Q1: 전계효과 트랜지스터TG: Transfer gate Q 1 : Field effect transistor

Q2: 박막트랜지스터 LC : 액정Q 2 : thin film transistor LC: liquid crystal

본 고안은 액정구동을 위한 비데오 데이터 신호의 처리회로에 곤한 것으로, 특히 복합 비데오 신호중 수평동기 신호 사이에 위치하는 순수한 비데오 데이터 신호를 액정표시부셍 표시할 수 있게 하는 회로에 관한 것이다.The present invention is directed to a processing circuit of a video data signal for driving a liquid crystal, and more particularly, to a circuit which enables a liquid crystal display to display a pure video data signal located between horizontal synchronization signals in a composite video signal.

근래에 들어서는 모든 전자제품이 경박소형화 되는 추세에 있으며, 이에 따라 모든 표지장치도 크기가 작고 가벼운 구조를 지닌 것이 요구 있던 바, 이의 대표적인 제품이 액정표시 장치이다.In recent years, all the electronic products are in the trend of light and small size, and accordingly, all the label devices are required to have a small size and light structure, and the representative products thereof are liquid crystal display devices.

따라서, 본 고안에서는 일반 TV비데오 신호나 컴퓨터 데이터 신호를 액정표시 장치에 표시할 수 있게 상기한 비데오 데이터 신호를 샘플링하여 액정표시부의 각 화소의 데이터 입력측에 공급하는 회로를 제공하는데 그 목적을 두고 있다.Accordingly, an object of the present invention is to provide a circuit for sampling the video data signal and supplying it to the data input side of each pixel of the liquid crystal display so that a general TV video signal or a computer data signal can be displayed on the liquid crystal display. .

이하에 첨부 도면을 참조하여 본 고안의 실시예를 상세를 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 액정표시부의 1화소에 대응하는 본 고안의 비데오 신호 처리회로를 나타낸 도면이다.1 is a view showing a video signal processing circuit of the present invention corresponding to one pixel of a liquid crystal display.

도면에서, 참조부호 Ⅰ은 쉬프트 레지스터부. Ⅱ는 버퍼부, Ⅲ은 입출력 제어부를 나타낸다. 이들 구성부분은 제1도에 있어서는 1개씩만 도시되어 있으나, 액정표시부의 수평방향의 화소 갯수가 n개인 경우, 즉 제2도에 도시된 1화소의 등가회로가 n개 있는 경우에는 이에 대응하여 상기한 구성부분(Ⅰ) (Ⅱ) (Ⅲ)도 같은 n개로 구성된다. 다만, 쉬프트 레지스터부(Ⅰ)는 제3도와 같은 형태로 이루어지게 된다.In the figure, reference numeral I denotes a shift register. II denotes a buffer unit and III denotes an input / output control unit. Although only one of these components is shown in FIG. 1, when the number of pixels in the horizontal direction of the liquid crystal display is n, that is, when there are n equivalent circuits of one pixel shown in FIG. The above-mentioned structural part (I) (II) (III) is also comprised by n pieces. However, the shift register section I is formed in the form as shown in FIG.

여기서는 설명의 편의상 1개의 화소에 대응한 회로의 구성과 동작에 관하여 설명하기로 한다.For convenience of explanation, the configuration and operation of a circuit corresponding to one pixel will be described.

쉬트 레지스터부(Ⅰ)는 입력 샘플링펄스(Sp)를 클럭신호(Cp)에 동기시켜 제3도의 n개의 플립플롭(FF1-FFn)의 출력단(Q1-Qn)에 순차로 출력하는 것으로서, 샘플링펄스(Sp)는 낸드게이트(N)를 통하여 플립플롭(FF1)의 R단자에 인가되는 동시에 인버터(I2)를 통하여 플립플롭(FF1)의 S단자에 인가되어 있으며, 클럭펄스(Cp)는 인버터(I1) 플리플롭(FF1-FFn)의 클럭단(CK)에 인가되어 있다. 또한 플립플롭(FF2-FFn)의 R, S단자는 그 전단의 플립플롭의, Q 출력단에 접속되어 있다.The sheet register section I sequentially outputs the input sampling pulse Sp to the output terminals Q 1 -Q n of the n flip-flops FF 1 -FF n in FIG. 3 in synchronization with the clock signal Cp. As the sampling pulse Sp is applied to the R terminal of the flip-flop FF 1 through the NAND gate N, the sampling pulse Sp is applied to the S terminal of the flip-flop FF 1 through the inverter I 2 . The pulse Cp is applied to the clock terminal CK of the inverter I 1 flip-flops FF 1 -FF n . In addition, the R and S terminals of the flip-flop (FF 2 -FF n ) are the , Q output terminal.

버퍼부(Ⅱ)는 상기한 쉬프트 레지스터부(Ⅰ)에서 순차로 출력하는 샘플링 펄스를 완충 및 증폭하는 것으로서, 버퍽이트(BF)와 저항(R1) (R2)으로 구성되어 있다.The buffer section II buffers and amplifies sampling pulses sequentially output from the shift register section I. The buffer section II is composed of a buffoon BF and a resistor R 1 (R 2 ).

입출력 제어부(Ⅲ)는 상기한 샘플링 펄스에 의해 입력 비데오 데이터 신호를 샘플링하여 액정 패널부의 각 화소의 데이터 입력선(X)에 출력하는 것으로서, 상기한 버퍼부(Ⅲ)에 출력되는 샘플링 펄스는 인버터(I3)를 통하여 전송게이트(Transmission Gate) (TG)의 게이트단자(G2)에 인가되어 있는 동시에 인버터(I3) (I4)를 통하여 게이트단자(G1)에 인가되어 있다.The input / output control unit III samples the input video data signal by the sampling pulses described above and outputs them to the data input line X of each pixel of the liquid crystal panel unit. The sampling pulses output to the buffer unit III are inverters. It is applied to the gate terminal G 2 of the transmission gate TG through (I 3 ) and to the gate terminal G 1 through the inverter I 3 (I 4 ).

또한 입력비데오 데이터 신호(Vi)는 전송게이트(TG)의 소스(S)에 인가되어 있으며, 상기 전송게이트(TG)의 드레인(D)은 전계효과 트랜지스터(이하 FET라 칭함) (Q1)의 게이트단자(G)에 연결되어 있다. FET(Q1)의 드레인(D)은 전원(VB)에 연결되어 있으며, 소스(S)는 저항(R3)을 통하여 접지된 동시에 액정패널부의 각 화소의 데이터 입력선(X)을 통하여 액정(LC)을 구동하는 박마그랜지스터(Q2)의 소스(S)에 접속된다.In addition, the input video data signal Vi is applied to the source S of the transfer gate TG, and the drain D of the transfer gate TG is the field effect transistor (hereinafter referred to as FET) Q 1 . It is connected to the gate terminal G. The drain D of the FET Q 1 is connected to the power supply V B , and the source S is grounded through the resistor R 3 and at the same time through the data input line X of each pixel of the liquid crystal panel unit. It is connected to the source S of thin film transistor Q 2 which drives liquid crystal LC.

제2도는 제1도에 도시된 본 고안의 회로에서 출력되는 샘플링된 비데오 데이터 신호를 표시하는 액정패널부의 1화소에 대한 등가 회로도이다.FIG. 2 is an equivalent circuit diagram of one pixel of a liquid crystal panel unit displaying a sampled video data signal output from the circuit of the present invention shown in FIG.

제2도에서 참조부호 LC는 액정의 등가회로를 나타내는 것이며, 그 일단은 공통적극(Ec)에 연결되고, 타단은 상기 액정(LC)을 구동하는 박막트랜지스터(Q2)의 드레인단자(D)에 연결되어 있다.In FIG. 2, reference numeral LC denotes an equivalent circuit of the liquid crystal, one end of which is connected to the common electrode Ec, and the other end of the thin film transistor Q 2 driving the liquid crystal LC. Is connected to.

도면에서, Y는 데이터 입력선(X)을 통하여 입력되는 데이터를 표시할 액정을 선택하기 위한 어드레스선으로서 상기한 액정구동용 박막트랜지스터(Q2)의 게이트에 접속 되어 있다.In the figure, Y is connected to the gate of the liquid crystal driving thin film transistor Q 2 as an address line for selecting a liquid crystal to display data input through the data input line X.

다음은 상기한 구성을 가진 본 고안에 의한 회로의 동작을 설명한 것이다.The following describes the operation of the circuit according to the present invention having the above configuration.

먼저 제1도에 도시된 쉬프트 레지스터부(Ⅰ)의 낸드게이트(N)에 하나의 샘플링펄스(Sp)를 입력시키면, 클럭펄스(Cp)에 동기되어 쉬프트 레지스터부(Ⅰ)내의 플립플롭(FF1-FFn)의 출력단(Q1-Qn)에서 순차로 샘플링 펄스가 출력된다. 이 샐플링 펄스는 버퍼부(Ⅱ)를 통하여 입출력 제어부(Ⅲ)내의 전송게이트(TG)의 양 게이트단자(G1) (G2)에 인가되는데, 샘플링 펄스의 레벨이 "하이"이면 G1=하이, G2=로우가 되어 전송게이트(TG)의 소스단자(S)에 인가된 입력비데오 신호는 샘플링 펄스가 "하이"인 동안 드레인단자(D)를 통하여 FET(Q1)의 게이트단자(G)에 전달된다.First, when one sampling pulse Sp is inputted to the NAND gate N of the shift register unit I shown in FIG. 1, the flip-flop FF in the shift register unit I is synchronized with the clock pulse Cp. Sampling pulses are sequentially output from the output terminals Q 1 -Q n of 1 -FF n ). This sampling pulse is applied to both gate terminals G 1 (G 2 ) of the transfer gate TG in the input / output control section III through the buffer section II. If the sampling pulse level is “high”, G 1 is applied. = High, G 2 = Low, the input video signal applied to the source terminal S of the transfer gate TG is the gate terminal of the FET Q 1 through the drain terminal D while the sampling pulse is "high". (G) is passed.

이에 따라, 이득이 거의 1에 가까운 FET(Q1)는 그 특성에 의해 드레인단자(D)에 걸려있는 전압(VA)으로 인하여 게이트단자의 비데오 신호만큼 소스단자(S)에 전류를 흘러 준다. 이 전류는 액정패널부에 인가될 데이터 펄스로서 데이터 입력선(X)을 따라 박막 트랜지스터(Q2)의 소스단자(S)에 인가된다. 만약 제2도에 도시된 박막트랜지스터(Q2)의 게이트에 어드레스 펄스가 걸려 있으면 박막 트랜지스터(Q2)는 동작을 하는데, 이때 소스측 전압(데이터 펄스 전압)이 액정(LC)의 공통전극(Ec)의 전압보다 크면 액정이 여기됨으로써 그 화소에서는 표시동작을 행한다.Accordingly, the FET Q 1 having a gain close to 1 flows current through the source terminal S as much as the video signal of the gate terminal due to the voltage V A applied to the drain terminal D due to its characteristics. . This current is applied to the source terminal S of the thin film transistor Q 2 along the data input line X as a data pulse to be applied to the liquid crystal panel. If an address pulse is applied to the gate of the thin film transistor Q 2 shown in FIG. 2 , the thin film transistor Q 2 is operated. In this case, the source-side voltage (data pulse voltage) is the common electrode of the liquid crystal LC. If it is larger than the voltage of Ec), the liquid crystal is excited and the display operation is performed in the pixel.

여기서, 입출력 제어부(Ⅲ)에 입력되는 비데오신호는 수평동기 사이에 존재하는 순수한 비데오신호이며, 1수평동기 기간(1H)에 쉬프트 레지스터부(Ⅰ)에 입력되는 샘플링 펄스의 갯수는 액정패널부의 수평방향의 화소의 갯수에 해당한다.Here, the video signal inputted to the input / output control unit III is a pure video signal existing between the horizontal synchronization units, and the number of sampling pulses input to the shift register unit I in one horizontal synchronization period 1H is the horizontal of the liquid crystal panel unit. It corresponds to the number of pixels in the direction.

이와 같이 하여 입력비데오 데이터 신호는 샘플링되어 액정패널부에 표시된다.In this way, the input video data signal is sampled and displayed on the liquid crystal panel.

이와 같은 액정구동 방법은 일종의 액티브 매트릭스 방법으로서 응답시간이 빠르고 인접 화소간의 전계에 의한 상호 간섭현상이 없어져 콘트라스트가 한층 양호하게 된다.Such a liquid crystal driving method is a kind of active matrix method, which has a fast response time and eliminates mutual interference caused by an electric field between adjacent pixels, resulting in better contrast.

이상에서 설명한 바와 같이, 본 고안에 의하면, 입력비데오 신호를 액정 TV에 디스플레이 할수 있는 간단한 구성의 회로가 얻어지는바, 이는 액티브형의 대형모니터에도 효율적으로 사용될 수 있는 매우 유용한 고안이다.As described above, according to the present invention, a circuit having a simple configuration capable of displaying an input video signal on a liquid crystal television is obtained, which is a very useful design that can be efficiently used for an active large-sized monitor.

Claims (2)

입력샘플링펄스(Sp)를 클럭펄스(Cp)에 동기시켜 플립플롭(FF1-FFn)의 출력단(Q1-Qn)에 순차로 출력하는 쉬프트 레지스터부(Ⅰ)와, 상기한 쉬프트 레지스터부(Ⅰ)에서 순차로 출력하는 샘플링 펄스를 완충 및 증폭하는 버터부(Ⅱ)와, 상기한 샘플링 펄스에 의해 입력 비데오 데이턴 신호를 샘플링하여 액정 패널부의 각 화소의 데이터 입력선(X)에 출력하는 입출력 제어부(Ⅲ)등을 포함하여 이루어진 것을 특징으로 하는 액정 구동을 위한 비데오 데이터 신호의 처리회로.A shift register section I which sequentially outputs the input sampling pulse Sp to the output terminals Q 1 -Q n of the flip-flops FF 1 -FF n in synchronization with the clock pulse Cp, and the shift register described above. A butter part II for buffering and amplifying the sampling pulses sequentially output from the part I and the input video dayton signal is sampled by the sampling pulses and output to the data input line X of each pixel of the liquid crystal panel part. And a video data signal processing circuit for driving liquid crystal. 제1항에 있어서, 상기 입출력 제어부(Ⅲ)는 상기한 샘플링 펄스를 비반전 및 반전형태를 전송게이트(TG)의 게이트단자(G1) (G2)에 인가하는 버퍼(I3) (I4)와, G1=하이이고, G2=로우일때 그의 소스단자(S)에 인가된 입력 비데오 신호(Vi)를 그의 드레인단자(D)에 출력하는 전송게이트(TG)와, 상기한 전송게이트(TG)의 드레인단자(D)에서 출력되어 그의 게이트단자(G)에 인가되는 펄스신호에 비례라는 데이터 펄스전류를 데이터 입력선(X)에 공급하는 전게효과 트랜지스터(Q1)등으로 구성된 것을 특징으로 하는 액정 구동을 위한 비데오 데이터 신호의 처리회로.The buffer I 3 according to claim 1, wherein the input / output control unit III applies the sampling pulses to the gate terminals G 1 and G 2 of the transfer gate TG. 4 ), a transmission gate TG which outputs an input video signal Vi applied to its source terminal S to its drain terminal D when G 1 = high and G 2 = low, and the above-described transmission. Composed of a preposition effect transistor Q 1 or the like which is supplied from the drain terminal D of the gate TG and is proportional to the pulse signal applied to the gate terminal G thereof to supply the data pulse current to the data input line X. And a video data signal processing circuit for driving liquid crystals.
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