KR890004206B1 - Pulse generator of memory device - Google Patents

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KR890004206B1
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삼성전자 주식회사
강진구
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Abstract

The pulse generator for providing control pulse to pre-charge the bit line of SRAM includes a latch circuit for providing the start/stop pulses for charging to the bit line, a gate circuit for maintaining the high level at a start time of pre-charge and the low level at a transfer time to the second edge, a delay circuit for delaying for a certain time, a buffer for providing a logic signal, and a charger for charging the delay circuit and preventing the misoperation of the pulse width of the pre-charge.

Description

반도체 메모리 장치의 펄스 발생기Pulse Generator of Semiconductor Memory Device

제 1 도는 종래의 스테이틱 램의 메모리 셀과 프리 차아지 회로도.1 is a memory cell and precharge circuit diagram of a conventional static RAM.

제 2 도는 종래의 프리 차아지 펄스 발생기의 회로도.2 is a circuit diagram of a conventional precharge pulse generator.

제 3 도는 본 발명에 따른 프리 차아지 펄스 발생기의 회로도.3 is a circuit diagram of a precharge pulse generator according to the present invention.

제 4 도는 제 3 도의 각 부분의 타이밍도.4 is a timing diagram of each part of FIG.

본 발명은 반도체 메모리 장치에서 사용하는 펄스 발생기에 관한 것으로 특히 스테이틱 모오스 램의 비트라인을 충전하기 위한 펄스 발생기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to pulse generators for use in semiconductor memory devices, and more particularly to pulse generators for charging bit lines of static MOSFETs.

최근 고속 스테이틱 모오스 램에 있어서는 메모리 셀에 기억된 정보를 신속히 읽어내기 위하여 워드라인을 온 상태로 하기 전에 비트라인들을 일정한 전압으로 충전시킨 후 워드라인을 온 상태로 하여 정보를 읽어내고 있다.Recently, in a high speed static mode RAM, bit lines are charged to a constant voltage before the word line is turned on to read the information stored in the memory cell, and the information is read with the word line turned on.

제 1 도는 종래의 스테이틱 모오스 램의 메모리 셀과 비트라인 및 프리차아지 회로를 보인 도면이다. 메모리 셀(1)은 폴리 실리콘을 사용한 고저항의 부하 저항(4) (5)를 각각 트랜지스터(2) 및 (3)의 드레인과 노오드점(6) (7)에서 접속하고 소오스는 접지로 하며 상기 노오드점(6) (7)은 각각 모오스 트랜지스터(3)과 (2)의 게이트에 크로스로 접속하고 상기 저항(4) (5)의 타단에는 전원 공급 전압 Vcc가 인가되고 상기 노오드점(6) (7)에는 각각 통과 트랜지스터(8) 및 (9)가 비트라인(12) 및 (13)사이에서 소오스 및 드레인으로 직렬 접속되어 있다. 또한 상기 통과 트랜지스터(8) 및 (9)의 게이트는 폴리 실리콘 라인으로 된 워드라인(14)이 접속되어 있다. 또한 비트라인 (12) (13)의 하단에는 프리 차아지회로(15)가 접속되어 있다. 프리 차아지 회로(15)는 각 비트라인(12)과 (13)에 모오스 트랜지스터(10) (11)이 직렬 접속되고 드레인은 공통으로 전원 공급전압 Vcc가 인가되며 게이트에는 비트라인 프리 차아지 펄스 øPX가 인가된다.1 is a diagram illustrating a memory cell, a bit line, and a precharge circuit of a conventional static mode RAM. The memory cell 1 connects a high resistance load resistor (4) (5) made of polysilicon at the drain and the node (6) (7) of the transistors (2) and (3), respectively, and the source is connected to ground. The node 6 and 7 are connected to the gates of the MOS transistors 3 and 2, respectively, and a power supply voltage V cc is applied to the other end of the resistors 4 and 5. Pass transistors 8 and 9 are connected in series with source and drain between bit lines 12 and 13 at the odd points 6 and 7, respectively. In addition, a word line 14 made of a polysilicon line is connected to the gates of the pass-through transistors 8 and 9. Precharge circuits 15 are connected to the lower ends of the bit lines 12 and 13. In the precharge circuit 15, the MOS transistors 10 and 11 are connected in series to each bit line 12 and 13, and a drain is commonly applied with a power supply voltage V cc , and a bit line precharge is applied to the gate. Pulse? PX is applied.

따라서 메모리 셀(1)에 기억된 정보를 읽어내기 위하여 상기 워드라인(14)을 온 상태(하이 상태)로 하기전에 비트라인 프리 차아지 펄스 øPX를 하이 상태로 하여 트랜지스터(10)과 (11)을 모두 온 상태로 하므로써 비트라인(12) (13)을 Vcc -VT(여기서 VT는 트랜시스터(10)과 (11)의 드레쉬홀드 전압)로 충전한 후 워드라인(14)를 온상태로 하여 상기 메모리 셀내에 기억된 정보를 읽어내 왔다.Therefore, the memory cell (1) to the bit line pre-the charge pulse ø PX before the word line 14 to the ON state (high state) for reading out information stored in a high state the transistor (10) and (11 ) Is turned on so that the bit lines 12 and 13 are charged to V cc- V T (where V T is the threshold voltage of the transceivers 10 and 11) and then the word line 14 Is turned on to read the information stored in the memory cell.

또한 상기 비트라인 프리 차아지 펄스 øPX를 발생시키는 펄스 발생기는 최근 고속, 저전력 소도 스테이틱 램에 사용되는 어드레스 변환 검출기(Address Transition Detector) (이하 ATD라 칭함)에서 로우(ROW) 어드레스가 변할 때 이를 검출하여 출력하는 짧은 펄스 SPXT를 사용하여 소정의 펄스폭을 갖는 비트라인 프리 차아지 펄스 øPX를 발생하여 왔다.In addition, the pulse generator for generating the bit line precharge pulse? PX is when the row address is changed in an address transition detector (hereinafter referred to as ATD), which is recently used for high-speed, low-power low-power static RAM. The bit line precharge pulse? PX having a predetermined pulse width has been generated using a short pulse SPXT that detects and outputs this.

ATD회로는 1982년 10월에 발행된 IEEE Journal of Solid-state Circuits, VoL.SC-17, No.5, 페이지 800에 기재된 바와같은 이미 잘 알려진 공지회로이다.ATD circuits are well-known circuits already known as described in IEEE Journal of Solid-state Circuits, VoL.SC-17, No. 5, page 800, published in October 1982.

제 2 도는 로우 어드레스가 변할때 ATD 회로에서 출력하는 펄스 SPXT로 비트라인 프리 차아지 펄스 øPX를 발생하는 종래의 펄스 발생기를 나타낸 도면으로써 상기 펄스 SPXT를 라인(20)을 통해 낸드게이트(22)에 입력시킴과 동시에 상기 펄스 SPXT를 인버어터(23)들로 구성되고 지연회로(21)에 소정시간 지연시켜 낸드게이트(22)에 입력시킴으로써 상기 펄스 SPXT가 소정의 펄스폭을 갖도록 하여 비트라인 프리 차아지 펄스 øPX를 발생시켜 왔다.2 is a diagram showing a conventional pulse generator which generates a bit line precharge pulse? PX with a pulse SPXT output from an ATD circuit when a row address changes, and transmits the pulse SPXT to the NAND gate 22 through the line 20. At the same time, the pulse SPXT is composed of inverters 23 and is delayed for a predetermined time in the delay circuit 21 to be input to the NAND gate 22 so that the pulse SPXT has a predetermined pulse width so as to have a bit line free difference. Azimuth pulse? PX has been generated.

또한 상기 비트라인 프리 차아지 펄스 øPX의 폭은 비트라인(12) (13)을 충분히 프리 차아지 할 수 있는 시간이 되도록 함과 동시에 어드레스가 변한 후 로우어드레서 디코우터로 부터 폴리 실리콘으로 된 워드라인(14)을 통해 통과 트랜지스터(8) 및 (9)를 온시킬때까지 시간 지연을 고려하여 상기 펄스 øPX의 폭을 결정하여 설계를 하여야 한다.In addition, the width of the bit line precharge pulse? PX is such that the bit line 12 (13) can be sufficiently precharged, and at the same time, the address is changed to a polysilicon from the low address decoder. The width of the pulse? PX should be determined and designed in consideration of the time delay until the pass transistors 8 and 9 are turned on through the word line 14.

예를 들어 상기 펄스 øPX가 "로우"상태에서 "하이"상태로 변한뒤 비트라인 프리 차아지가 덜된 상태에서 워드라인(14)을 인에이블하여 통과 트랜지스터(8) 및 (9)를 온상태로 한다면 상기 메모리 셀(1)내의 데이터를 읽어내는 동작이 늦어질 뿐만 아니라 다른 값의 데이터를 읽어낼 우려가 있게 된다.For example, after the pulse? PX is changed from the "low" state to the "high" state, the word line 14 is enabled in the state where the bit line precharge is less, and the pass transistors 8 and 9 are turned on. In this case, the operation of reading data in the memory cell 1 may be delayed, and there is a fear of reading data of other values.

따라서 상기 펄스 øPX가 "로우"에서 "하이"상태로 되어 충분한 비트라인(12) (13)이 프리 차아지되고 상기 펄스 øPX가 "하이"상태에서 "로우"상태로 변할때 워드라인(14)의 신호가 통과 트랜지스터(8) (9)가 온상태로 하여 데이터를 읽어내도록 하여야 한다.Thus, when the pulse? PX goes from "low" to "high", sufficient bitline 12, 13 is precharged and the word line 14 when the pulse? PX changes from "high" to "low"? Signal must pass through the transistor 8 and 9 to read data.

그러나 종래의 프리 차아지 펄스 발생기는 전술한 바와같이 모오스 트랜지스터들로 구성된 인버어터의 시간 지연과 게이트들에 의해 어드레스의 변화로 부터 소정의 펄스폭을 갖도록 인위적으로 결정하여 상기 펄스 øPX를 발생시켜 왔다.However, the conventional precharge pulse generator generates the pulse? PX by artificially determining to have a predetermined pulse width from the change of the address by the time delay and gates of the inverter composed of MOS transistors as described above. come.

한편 워드라인(14)은 폴리 실리콘으로 형성된 라인이기 때문에 이 폴리 실리콘의 저항과 이 라인에 분포된 기생 캐패시턴스에 의한 시간지연이 제조공정에 따른 폴리 실리콘 라인의 특성 변화로 변하게 된다.On the other hand, since the word line 14 is a line formed of polysilicon, the time delay caused by the resistance of the polysilicon and the parasitic capacitance distributed in this line is changed to the characteristic change of the polysilicon line according to the manufacturing process.

따라서 제조공정에 따른 상기 워드라인인 폴리 실리콘 라인의 특성 변화는 상기 펄스 øPX와의 타이밍 관계의 부조화로 상기 펄스 øPX의 펄스폭과 워드라인이 인에이블 되는 타임의 매칭이 어렵게 되는 문제점이 발생하게 된다.Therefore, the word line of characteristic variation of polysilicon lines according to the manufacturing process will be a problem that the matching between the time that enable the pulse width and the word line of the pulse ø PX is difficult to occur as a mismatch of the timing relationship between the pulse ø PX do.

따라서 본 발명의 목적은 스테이틱 모오스 램의 메모리 셀로 부터 리드 동작시 고속으로 데이터를 정확히 읽어낼 수 있도록 비트라인을 프리 차아지 하는 제어 펄스를 발생하는 펄스 발생기를 제공함에 있다.Accordingly, an object of the present invention is to provide a pulse generator for generating a control pulse that precharges a bit line to accurately read data at high speed during a read operation from a memory cell of a static mode RAM.

본 발명의 또 다른 목적은 제조공정의 변화에 대해서도 안정되게 워드라인의 시간지연과 비트라인 프리 차아지 펄스폭의 트래킹을 할 수 있는 펄스발생기를 제공함에 있다.It is still another object of the present invention to provide a pulse generator capable of stably tracking time delay of a word line and bit line precharge pulse width even with changes in a manufacturing process.

이하 본 발명을 도면을 참고하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제 3 도는 본 발명에 따른 비트라인 프리 차아지 펄스 발생회로를 나타낸 도면이다.3 is a diagram illustrating a bit line precharge pulse generation circuit according to the present invention.

도면중 입력 라인(25)에는 전술한 공지의 ATD회로로 부터 로우 어드레스의 변화를 감지하여 출력한 짧은 펄스 SPXT가 입력한다. 상기 입력라인(25)은 낸드게이트(26)과 (28)의 입력에 각각 접속됨과 동시에 P 모오스 트랜지스터(34)의 게이트에 접속이 된다. 한편 낸드게이트(26)의 타입력은 낸드게이트(27)의 출력라인(38)이 되며 상기 낸드게이트(26)의 출력은 상기 낸드게이트(28)의 타입력이 됨과 동시에 낸드게이트(27)의 한 입력이 된다. 따라서 상기 낸드게이트(26)과 (27)의 출력은 서로 크로스로 접속되므로써 상기 낸드게이트(26)의 입력 라인(25)의 펄스 SPXT가 로우 상태일때는 상기 게이트(26)의 출력이 하이 상태로 래치되는 래치회로를 구성하게 된다.In the figure, the input line 25 receives a short pulse SPXT that detects and outputs a change in row address from the above-described known ATD circuit. The input line 25 is connected to the inputs of the NAND gates 26 and 28, respectively, and is connected to the gate of the P-MOS transistor 34, respectively. Meanwhile, the type force of the NAND gate 26 becomes the output line 38 of the NAND gate 27, and the output of the NAND gate 26 becomes the type force of the NAND gate 28 and at the same time It becomes an input. Therefore, the outputs of the NAND gates 26 and 27 are connected to each other in a cross, so that when the pulse SPXT of the input line 25 of the NAND gate 26 is low, the output of the gate 26 goes high. The latch circuit is latched.

한편 상기 낸드 게이트(28)의 출력은 저항(29)를 통해 버퍼 회로를 구성하는 직렬 접속된 인버어터(31)와 (32)의 인버어터(31)에 입력하고 상기 인버어터(32)의 출력은 낸드게이트(27)의 타입력으로 된다.On the other hand, the output of the NAND gate 28 is input to the inverter 31 of the inverter 31 and the serially connected inverters 31 constituting the buffer circuit through the resistor 29 and the output of the inverter 32. Is the type force of the NAND gate 27.

또한 상기 버퍼 회로를 구성하는 인버어터(31)의 인력단의 노오드점(36)에는 상기 p 모오스 트랜지스터(34)의 드레인이 접속되며 상기 트랜지스터(34)의 소오스에는 전원 공급 전압 Vcc가 접속이 된다. 또한 또 하나의 p 모오스 트랜지스터(33)의 소오스에도 전원 공급 전압 Vcc가 접속되고 드레인은 상기 노오드점(36)과 접속되며 게이트는 상기 낸드게이트(26)의 출력 라인의 노오드점(35)와 접속이 된다. 또한 상기 노오드점(36)에는 게이티드 캐패시터(30)가 접지와의 사이에 접속이 된다.In addition, the source, the power supply voltage V cc is connected to the inverter 31, no odd point 36, and the drain of the p Mohs transistor 34 connected in a stage attraction the transistor 34 constituting the buffer circuit Becomes A source supply voltage V cc is also connected to the source of another p-MOS transistor 33, a drain is connected to the node 36, and a gate is a node 35 of the output line of the NAND gate 26. ) Is connected. In addition, the gated capacitor 30 is connected to the node 36 with the ground.

한편 상기 저항(29)는 폴리 실리콘으로 된 워드라인(14)의 제조공정시 상기 워드라인(14)과 동시에 제조되는 폴리 실리콘 저항이며 상기 캐패시터(30)과 함께 RC 시정수를 갖는 시간 지연수단이 되게 한다. 또한 p 모오스 트랜지스터(34)는 상기 펄스 SPXT가 "로우"상태일때 캐패시터(30)을 신속히 충전시켜 주는 역활을 하게되며 또한 모오스 트랜지스터(33)은 충전시키기 위한 수단이며 낸드게이트(28)은 상기 캐패시터(30)에 충전된 전압을 저항(29)를 통해 방전할 수 있게 전류 통로를 제공함과 동시에 상기 캐패시터(30)의 충전시에는 하이 상태를 유지하여 충전을 원활히 하도록 하는 역활을 하게 된다. 또한 두개의 인버어터(31)와 (32)로 구성된 버어퍼회로는 저항(29)과 캐패시터(30)로 구성되는 지연회로의 충분한 시간 지연을 얻은후에 낸드게이트(27)의 동작을 확실히 해주는 역활을 한다.On the other hand, the resistor 29 is a polysilicon resistor manufactured simultaneously with the word line 14 during the manufacturing process of the word line 14 made of polysilicon, and a time delay means having an RC time constant together with the capacitor 30 is provided. To be. In addition, the p-MOS transistor 34 serves to rapidly charge the capacitor 30 when the pulse SPXT is in the "low" state, and the MOS transistor 33 is a means for charging, and the NAND gate 28 is the capacitor. In addition to providing a current path for discharging the voltage charged in the 30 through the resistor 29, the capacitor 30 maintains a high state at the time of charging the capacitor 30 to facilitate the charging. In addition, the buffer circuit composed of two inverters 31 and 32 serves to ensure the operation of the NAND gate 27 after obtaining a sufficient time delay of the delay circuit composed of the resistor 29 and the capacitor 30. Do it.

이하 제 3 도의 펄스 발생기의 작동관계를 제 4 도의 제 3 도의 각 부분의 타이밍도를 참조하여 설명한다.Hereinafter, the operation relationship of the pulse generator of FIG. 3 will be described with reference to the timing diagrams of the respective parts of FIG.

제 4 도의 도시한 바와같이 로우 어드레스가 변하게되면 전술한 공지의 ATD 회로로부터 짧은 펄스폭을 가지는 펄스 SPXT가 출력된다.As shown in Fig. 4, when the row address is changed, a pulse SPXT having a short pulse width is output from the above-described known ATD circuit.

상기 펄스 SPXT는 제 3 도의 입력라인(25)으로 입력한다. 지금 캐패시터(30)이 Vcc로 충전이 되어 있고 상기 펄스 SPXT가 "하이"상태에서 "로우"상태로 변하면(제 4 도의 시간 t1에서) 낸드게이트(26)의 출력은 신속히 "하이"상태로 되고 라인(37)은 "하이"상태이므로 낸드게이트(27)의 출력라인(38)상의 c점의 상태는 로우상태로 된다. 또한 낸드게이트(28)의 출력은 "하이"상태로 되고 캐패시터(30)는 p 모오스 트랜지스터(34)의 도통으로 인해 계속 Vcc의 전압으로 충전되게 된다. 한편 이때에는 p 모오스 트랜지스터(33)은 오프상태에 있게 된다. 만약 캐패시터(30)에 Vcc의 전압이 충전되어 있지 않는 상태라 하드라도 상기 펄스 SPXT가 "로우"상태로되면 낸드게이트(26)는 라인(38)의 상태에 관계없이 즉시 출력은 "하이"상태로 변하고 p 모오스 트랜지스터(34)가 도통을 하여 상기 캐패시터를 신속히 충전하며 라인(37)은 하이상태가되어 라인(38)은 "로우"상태로 래치된다.The pulse SPXT is input to the input line 25 of FIG. If capacitor 30 is now charged to V cc and the pulse SPXT changes from a "high" state to a "low" state (at time t 1 in FIG. 4), the output of NAND gate 26 is quickly "high". Since the line 37 is in the "high" state, the state of the point c on the output line 38 of the NAND gate 27 becomes low. In addition, the output of NAND gate 28 is a "high" state, the capacitor 30 is to be charged to a voltage of a p Mohs continued V cc due to the conduction of the transistor 34. At this time, the p-MOS transistor 33 is in the off state. If La in the capacitor 30 does not have a voltage of V cc is charged hard even when the pulse SPXT when a "low" state of NAND gate 26 is immediately output regardless of the state of the line 38 is "high" State is changed and p-MOS transistor 34 becomes conductive to quickly charge the capacitor and line 37 goes high so that line 38 is latched into a " low " state.

따라서 시간 t1에서 펄스 SPXT가 로우로되는 즉시 비트라인 프리 차이지 펄스 øPX는 "하이"상태로되며 라인(38)은 "로우"상태로 된다.Therefore, as soon as pulse SPXT goes low at time t 1 , the bit line pre-difference pulse ø PX goes into the “high” state and the line 38 goes into the “low” state.

그후 시간 t2에서 상기 펄스 SPXT가 "로우"상태에서 "하이"상태로 바뀌게 되면 라인(38)이 "로우"상태로 래치되어 있기 때문에 낸드게이트(26)의 출력은 "하이"상태를 그대로 유지하게된다. 또한 P 모오스 트랜지스터(34)는 (33)과 함께 오프상태로 된다. 또한 낸드게이트(28)는 "로우"상태로 되므로 캐패시터(30)에 충전된 전압은 저항(29)와 낸드게이트(28)의 출력단을 통해 시정수 RC (여기서 C는 캐패시터(30)의 캐패시턴스)로 제 4 도(41)과 같이 방전을 하게된다. 따라서 제 4 도에 도시한 바와같이 시간 t2로 부터 시간 tRC경화 후 A점의 전압이 인버어터(31)를 도통시킬 수 있는 전압(p 모오스 드레쉬 홀드 전압)이 되면 출력타인(37)은 "로우"상태로 되며 낸드게이트(27)의 출력타인(38)은 "하이"상태로 변하게 되고 따라서 낸드게이트(26)의 출력은 "로우"상태로 변하게 된다. 따라서 비트라인 프리 차아지 펄스 øPX는 "로우"상태로 되고 낸드게이트(28)는 하이상태로 된다. 동시에 p 모오스 트랜지스터(33)은 온 상태가 되므로써 캐패시터(30)은 즉시 Vcc전압으로 제 4 도(42)와 같이 충전을 하게되며 라인(37)은 "하이"상태가 된다.Then, at time t 2 , when the pulse SPXT changes from the "low" state to the "high" state, the output of the NAND gate 26 remains in the "high" state because the line 38 is latched to the "low" state. Will be done. P-MOS transistor 34 is turned off together with 33. In addition, since the NAND gate 28 is in the "low" state, the voltage charged in the capacitor 30 is time constant RC (where C is the capacitance of the capacitor 30) through the output terminal of the resistor 29 and the NAND gate 28. 4 to discharge as shown in FIG. Therefore, as shown in FIG. 4, when the voltage at point A after time t RC curing from time t 2 becomes a voltage capable of conducting the inverter 31 (p-mode threshold hold voltage), the output tine 37 Becomes the "low" state and the output tines 38 of the NAND gate 27 change to the "high" state, and thus the output of the NAND gate 26 changes to the "low" state. Therefore, the bit line precharge pulse? PX is in the "low" state and the NAND gate 28 is in the high state. At the same time Mohs p transistor 33 is capacitor 30 doemeurosseo the ON state is immediately V cc voltage to the charge as in the Fig. 4 (42) line 37 is a "high" state.

전술한 바와같이 본 발명은 워드라인 제조 공정시 동일 제조 공정에 따라 제조된 폴리 실리콘으로 된 저항과 캐패시터에 의한 시간 지연을 이용하여 비트라인 프리차아지 펄스를 발생하게 함으로써 제조공정이 변하드라도 메모리 셀의 데이터를 읽어 내기 위해 메모리 셀 내의 통과 트랜지스터를 온시키는 시간과 비트라인이 프리 차아지 된 시간을 일치 시킬 수 있는 이점이 있게된다.As described above, the present invention is a memory cell even if the manufacturing process is changed by generating a bit line precharge pulse by using a resistor made of polysilicon and a time delay by a capacitor during the word line manufacturing process. The advantage is that the time to turn on the pass transistor in the memory cell to read the data of the memory cell can match the time when the bit line is precharged.

Claims (5)

어드레스 변화를 검출하는 어드레스 변화 검출기와 다수의 메모리 셀들과 상기 메모리 셀들과 접속된 한쌍의 비트라인들과 상기 메모리 셀들을 선택하는 다수의 워드라인들과 상기 한쌍의 버트라인의 단부에 접속된 프리 차아지 회로를 구비한 반도체 메모리 장치의 프리 차아지 펄스 발생회로에 있어서, 상기 어드레스 변화 검출기로 부터 출력하는 펄스를 입력하여 상기 펄스의 최초 변화에너지에서 즉시 상기 비트라인을 프리 차아지하며 상기 펄스의 최초 변화후의 제 2 에지 변화로 부터 소정시간 경과후 프리 차아지 종료를 하는 펄스를 발생하는 래치 수단과, 상기 래치 수단의 출력과 상기 어드레스 변화 검출기의 출력을 입력하여 상기 프리 차아지 개시에 하이 레밸을 유지하고 상기 제 2 에지 변화시 로우레벨을 유지하는 게이트 수단과, 상기 게이트 수단과 접속되며 상기 소정시간 지연을 발생하는 지연수단과, 지연수단과 접속되며 출력을 상기 래치 수단에 궤환시켜 상기 래치수단이 확실히 논리 동작을 하도록 논리 신호를 발생하는 버어퍼 수단과, 상기 어드레스 변화 검출기의 출력과 상기 래치수단의 출력을 입력하여 상기 지연수단을 충전하며 프리 차아지 펄스폭의 오동작을 방지하는 충전수단으로 구성함을 특징으로 하는 회로.An address change detector detecting an address change, a plurality of memory cells, a pair of bit lines connected to the memory cells, a plurality of word lines selecting the memory cells, and a free difference connected to an end of the pair of buttes A precharge pulse generation circuit of a semiconductor memory device having an azimuth circuit, comprising: inputting a pulse output from the address change detector to precharge the bit line immediately at the initial change energy of the pulse, and A latch means for generating a precharge termination pulse after a predetermined time has elapsed from the second edge change after the change, and an output of the latch means and an output of the address change detector are input to generate a high level at the start of the precharge. Gate means for maintaining and maintaining a low level upon said second edge change; and A delay means connected to a gate means to generate the predetermined time delay, a buffer means to be connected to a delay means to generate a logic signal for returning an output to the latch means so that the latch means is logically operated, and the address And charging means for charging the delay means by inputting the output of the change detector and the output of the latch means, and preventing the malfunction of the precharge pulse width. 제 1 항에 있어서, 래치수단이 출력이 서로 크로스로 접속된 2개의 게이트(26) (27)로 구성되며 한 게이트(26)에는 상기 어드레스 변화검출기의 출력이 입력되며 타 게이트(27)에는 상기 버어퍼 수단의 출력이 궤환됨을 특징으로 하는 회로.2. The latch means according to claim 1, wherein the latch means comprises two gates 26 and 27 whose outputs are cross-connected with each other, the output of the address change detector being input to one gate 26, and the other gate 27 to the other gate 27. And the output of the buffer means is fed back. 제 1 항에 있어서, 지연수단이, 상기 게이트 수단의 출력단에 접속된 상기 워드라인 제조공정시 동일하게 제조되는 폴리 실리콘 저항(29)과 저항과 접시 사이에 접속된 캐패시터(30)로 구성됨을 특징으로 하는 회로.2. The delay means according to claim 1, characterized in that the delay means comprises a polysilicon resistor (29) manufactured in the same manner in the word line manufacturing process connected to the output terminal of the gate means and a capacitor (30) connected between the resistor and the dish. Circuit. 제 1 항에 있어서, 충전수단이 상기 어드레스 변화 검출기 출력을 게이트로 입력하고 드레인과 소오스가 각각 버어퍼 수단의 입력단 및 전원 공급전압에 접속되는 모오스 트랜지스터와 상기 래치 수단의 출력을 게이트로 입력하고 드레인 및 소오스가 각각 버어퍼 수단의 입력단과 전원 공급전압에 접속되는 모오스 트랜지스터로 구성됨을 특징으로 하는 회로.2. The charging device according to claim 1, wherein a charging means inputs the address change detector output to a gate, and a drain and source are respectively connected to an input terminal of a buffer means and a power supply voltage to a gate and an output of the latch means to a drain. And a MOS transistor whose source is connected to an input terminal of the buffer means and a power supply voltage, respectively. 제 1 항에 있어서, 버어퍼 수단이 직렬 접속된 인버어터들로 구성됨을 특징으로 하는 회로.2. A circuit according to claim 1, wherein the buffer means consist of inverters connected in series.
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