KR890004172A - 논리 장치용 자동 검사 기능 발생 프로세스 - Google Patents

논리 장치용 자동 검사 기능 발생 프로세스 Download PDF

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Abstract

내용 없음

Description

논리 장치용 자동 검사 기능 발생 프로세스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 프로세스의 개략적인 플로우 차트. 제 2 도는 1개의 입력, 2개의 출력 및 클럭울 갖고 있는 전형적인 논리 장치의 개략도. 제 3 도는 후속 상태와 선행상태사이의 상호 관계를 도시한 일반적인 상태 트리의 개략도(여기서, N2, N3은 후속 상태이고, Nl은 선행 상태이다).

Claims (13)

  1. 부울 상태에 방정식으로 표현될 수 있는 장치에 대한 자동 검사 기능 발생 프로세스에 있어서, 부울 상태 방정식으로 부터 거짓 상태 검출 방정식을 나타내는 수단(5,6.8), 거짓 상태 검출 방정식의 참 상태를 나타내는 거짓 상태 검출 부울적을 결정하는 수단(10), 초기치 설정 순차의 제 1전이 상태가 장치의 상태에 무관하게 순차화될 수 있도록 거짓 상태 검출 부울적의 필요조건을 만족시키는 초기치 설정 순차를, 프루닝법을 사용하여 유도존는 수단(11,12,14,16,17), 및 장치를 검사하기 위해서 장치에 초기치 설정 순차를 직용하는 수단(18,20)을 포함하는 것을 특징으로 하는 자동 검사기능 발생프로세스.
  2. 제 1 항에 있어서, 부울 상태 방정식을 얻기 위해 장치의 상태 표현을 프리프로세싱하는 수단(5)를 포함하는 것을 특징으로 하는 자동 검사기능 발생 프로세스.
  3. 제 2 항에 있어서, 프리프로세싱 수단(5)가 부을 상태 방정식의 보수를 유도하고, 최소화된 논리참 및 최소화된 논리 거짓 장치 상태 방정식을 얻기 위해서 부을 상태 방정식에 드모르간의 정리를 적용하는 수단을 포함하는 것을 특징으로 하는 자동 검사 기능 발생 프로세스.
  4. 제 2 항에 있어서, 프리프로세싱 수단(5)가, 필요조건이지만 충분조건이 아닌 조건들이 장치를 검사하기 위해 존재하는지를 결정하기 위해서 부수적인 부울적을 유도하기 위해 xy+xz=xy+xz+yz정리에 기초를두고 부울 상태 방정식에 일치를 적용하는 수단을 포함하는 것을 특징으로 하는 자동 검사기능 발생 프로세스.
  5. 제 2 항에 있어서, 프리프로세싱 수단(5)가 레지스터셋트, 클리어, 클럭 및 엔에이볼과 같은 비동기 특징을 갖고 있는 장치를 나타내는 부울 상태에 방정식을 유도하는 수단을 포함하는 것을 특징으로 하는 자동검사 기능 발생 프로세스.
  6. 제 1 항에 있어서, 프리프로세싱 수단(5)가 장치 입력이 선정된 상태에 고정되는 결과로서 회로내에 나타날 때 장치의 위상에 부울 상태 방정식을 적용하는 수단을 포함하는 것을 특징으로 하는 자동 검사 기능 발생 프로세스.
  7. 제 3 항에 있어서, 거짓 상태 검출 방정식을 유도하는 수단(10)이, 검사될 입력을 포함하는 최소화된 논리참 및 최소화된 논리 거짓 장치 상태 방정식으로 부터 7차 부울적을 선택하는 수단, 1차 부울적이 아니 2차 부울적으로서 장치 상태 방정식의 모든 부울적을 정하는 수단, 2차 부울적이 논리적으로 거짓 상태인 조건을 정하는 식을 발생시키기 위해 2차 부울적에 드모르간의 정리를 적용하는 수단, 및 최소화된 2차 부울적 셋트를 얻기 위해 식을 최소화시키는 수단을 포함하는 것을 특징으로 하는 자동 검사 기능 발생프로세스.
  8. 제 3 항에 있어서. 초기치 설정 순차를 유도하는 수단(10)이, 후속 상태의 출력지정수에 의해 정해진 조건에 부합되는 선행 부울식을 얻기 위해 후속 상태의 최소화된 논리참 및 최소화된 논리 거짓 상태 방정식으로 부을 AND연산을 실행함으로써 선행 상태를 발생시키는 수단, 및 선행 부울식으로 부터 여유항들을 제거하는 주단을 포함하는 것을 특징으로 하는 자동 검사기능 발생프로세스,
  9. 제 8 항에 있어서, 여유항을 제거하는 수단이 후속상태에 대한 부울식의 출력 지정수에 대응하고 이것에 의해 커버된 출력 지정수를 갖고 있는 선행 부울식으로 부터 항을 제거하는 수단을 포함하는 것을 특징으로 하는 자동검사 기능 발생 프로세스.
  10. 제 9 항에 있어서, 확장된 선행 부울식을 얻기 위해 xy+/xz=xy+yz정리를 사용하여 선행 부울식에 일치를 적용하는 수단을 포함하는 것을 특징으로 하는 자동검사기능 발생 프로세스.
  11. 제 7 항에 있어서, 거짓 상태 검출 방정식이 참인 상태를 나타내는 거짓 상태 검출 부울적을 결정하는 수단(10)이, 1차부울적으로 부터 1차적벡터를 유도하는 수단, 2차적벡터로서 최소화된 2차직벡터를 나타내는 수단, 및 거짓 상태 검출 방정식이 참인 상태를 나타내는 거짓상태 검출 벡터 셋트를 얻기위해 2차적벡터와 1차적벡터를 교차시키는 수단을 포함하는 것을 특징으로 하는 자동 검사 기능 발생프로세스.
  12. 제11항에 있어서, 부수적인 거짓 상태 검출 벡터셋트를 유도하기 위해 거짓 상태 검출 벡터 셋트의 출력지정수에 일치를 적용하는 수단을 포함하는 것을 특징으로 하는 자동 검사 기능 발생 프로세스.
  13. 제12항에 있어서, 초기치 설정 순차(11,12,14,16,17)을 유도하는 수단이, 초기치 설정 순차를 유도하기 위해 부수적인 거짓상태 검출 벡터 셋트로 부터 선정된 거짓 상태 검출 벡터를 선택함으로써 선행 상태를 순차적으로 결정하는 수단(11),선정된 거짓 상태 검출 벡터의 출력 지정수를 결정하는 수단(12), 선행 상태노드 셋트를 얻기 위해 후속 상태의 최소화된 논리참 및 최소화된 논리 거짓 장치 상태 방정식으로 부을 AND연산을 수행하는 수단, 여유 선행 상태 노드를 제거함으로써 선행 상태 노드 셋트를 최소화시키는 수단, 확장된 선행 상태 노드 셋트를 얻기 위해 xy+/yz=xy+/xy+yz정리에 기초를 두고 일치 프로세스를 적용하는 수단, 더욱 감소된 선행 상태 노드 셋트를 얻기 위해 선정된 거짓 상태 검출 벡터로 부터 유도된 여유 출력지정수를 갖고 있는 노드를 제거함으로써 감소된 선행 상태 노드셋트를 감소시킴으로써 프루닝 프로세스를 사용하여 선행상태 노드를 제거하는 수단, 더욱 감소된 선행 상태 노드 셋트를 얻기위해 x+xy=x정리에 기초를 두고 커버된 출력 지정수애 관련하여 감소된 선행 상태 노드 셋트를 감소시킴으로써 선행 상태 노드의 감소된 셋트를 감소시키는 수단, 초기치 설정 순차가 전혀 존재하지 않는 거짓 상태 검출 벡터 셋트의 소정으다른 상태 거짓 검출 벡터로 부터 유도된 노드를 제거함으로써 더욱 검소된 선행 상태 노드 셋트를 감소시키는 수단, 및 초기치 설정 순차를 얻기위해 선행 상태를 순차적으로 결정하고, 선행 상태의 노드를 제거하는 프로세스를 계속시키는 수단을 포함하는 것을 특징으로 하는 자동 검사 기능 발생 프로세스.
    ※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1246467B (it) * 1990-10-22 1994-11-19 St Microelectronics Srl Macchina a stati finiti per sistemi affidabili di computazione e regolazione
US5321701A (en) * 1990-12-06 1994-06-14 Teradyne, Inc. Method and apparatus for a minimal memory in-circuit digital tester
US5377201A (en) * 1991-06-18 1994-12-27 Nec Research Institute, Inc. Transitive closure based process for generating test vectors for VLSI circuit
US5331570A (en) * 1992-03-27 1994-07-19 Mitsubishi Electric Research Laboratories, Inc. Method for generating test access procedures
EP0584385B1 (en) * 1992-08-25 1996-11-06 International Business Machines Corporation Method and system for testing an integrated circuit featuring scan design
US5517506A (en) * 1994-03-28 1996-05-14 Motorola, Inc. Method and data processing system for testing circuits using boolean differences
US5546408A (en) * 1994-06-09 1996-08-13 International Business Machines Corporation Hierarchical pattern faults for describing logic circuit failure mechanisms
US6134689A (en) * 1998-02-12 2000-10-17 Motorola Inc. Method of testing logic devices
FR2798472B1 (fr) * 1999-09-15 2001-12-14 Centre Nat Etd Spatiales Procede de localisation d'elements defectueux dans un circuit integre
WO2002067119A2 (de) * 2001-02-20 2002-08-29 Siemens Aktiengesellschaft Verfahren und anordnung zur ermittlung einer gesamtfehlerbeschreibung zumindest eines teils eines technischen systems, computer programm-element und computerlesbares speichermedium
US6654701B2 (en) * 2001-08-30 2003-11-25 Spirent Communications Method and apparatus for measuring protocol performance in a data communication network
US7437638B2 (en) * 2002-11-12 2008-10-14 Agilent Technologies, Inc. Boundary-Scan methods and apparatus
US7376876B2 (en) * 2004-12-23 2008-05-20 Honeywell International Inc. Test program set generation tool

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1381413A (en) * 1920-01-06 1921-06-14 Henry A Gardner Fabric for airships and process of making same
GB1381413A (en) * 1972-06-21 1975-01-22 Ibm Methods of testing asynchronous sequential circuits
US4204633A (en) * 1978-11-20 1980-05-27 International Business Machines Corporation Logic chip test system with path oriented decision making test pattern generator
GB8327753D0 (en) * 1983-10-17 1983-11-16 Robinson G D Test generation system
FR2573887B1 (fr) * 1984-11-26 1992-09-04 Nec Corp Procede de generation de configurations de test pour dispositifs a reseaux logiques
US4692921A (en) * 1985-08-22 1987-09-08 American Telephone And Telegraph Company, At&T Bell Laboratories Method for generating verification tests

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DE3854636T2 (de) 1996-05-02
DE3854636D1 (de) 1995-12-07
EP0305217A3 (en) 1990-10-24

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