KR890002375Y1

KR890002375Y1 - Circuit for sending digitized voice data

Info

Publication number: KR890002375Y1
Application number: KR2019860001410U
Authority: KR
Inventors: 최용무
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1986-02-08
Filing date: 1986-02-08
Publication date: 1989-04-20
Also published as: KR870014013U

Abstract

내용 없음.No content.

Description

Digital Voice Data Transmission Circuit

제1도는 본 고안에 따른 디지탈 음성데이터 송출회로도1 is a digital voice data transmission circuit according to the present invention

제2도는 제1도의 디코더의 출력파형도.2 is an output waveform diagram of the decoder of FIG.

제3도는 제1도의 병렬/직렬 변환기와 제2 카운터의 동작파형도.3 is an operational waveform diagram of the parallel / serial converter and the second counter of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 제1카운터 20 : 디코더10: first counter 20: decoder

30, 40, 50, 60 : 제1-4PROM 70 : 버퍼30, 40, 50, 60: 1-4 PROM 70: Buffer

80, 90 : 래치회로 100 : 병/직렬 변환기80, 90: latch circuit 100: bottle / serial converter

200 : 제2카운터200: second counter

본 고안은 교환기에 있어서 안내방송을 하기위한 음성송출 회로에 관한 것으로 특히 디지탈 음성신호를 메모리에 기억해 놓은 상태에서 상기 메로리에 저장되어 있는 디지탈 음성테이터 송출회로에 관한 것이다.The present invention relates to a voice transmission circuit for guiding broadcasting in a switchboard, and more particularly, to a digital voice data transmitting circuit stored in the memory in a state where a digital voice signal is stored in a memory.

통상적으로 교환기는 가입자의 다이얼 송출신호가 잘못되었거나 또는 국번의 변경 및 대기상태 등을 알리기 위하여 가입자의 다이얼 송출신호가 잘못 되었다는 안내방송 또는 국번의 변경 및 피호출자가 통화중인 것을 알리기 위한 안내방송을 하였으며, 상기 안내방송을 하기 위하여 종래에는 녹음기를 사용한 시스템이 이용되어 왔다.In general, the exchange has made announcements that the subscriber's dial transmission signal is wrong, or that the subscriber's dial transmission signal is incorrect, or to inform that the called party is busy and the callee is busy. In order to perform the announcement, a system using a recorder has been conventionally used.

그러나 녹음기를 사용하여 안내방송을 하는 종래의 방식에 있어서는 상기 녹음기를 연속사용함에 따른 음질의 변화와 주위온도의 변화 또는 전압의 변동 등으로 인하여 장기적으로 사용할 수 없는 결점과 원음을 재생하기에 문제점이 많았다.However, in the conventional method of guiding broadcast using a recorder, there is a problem in reproducing defects and original sound which cannot be used in the long term due to the change of sound quality, the change of ambient temperature or the change of voltage due to the continuous use of the recorder. Many.

따라서 본 고안의 목적은 교환기의 안내방송을 위한 디지탈 음성테이터를 메모리에 저장시켜 필요시 출력할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit that can store digital voice data for guide broadcasting of a switch in memory and output it when necessary.

본 고안의 또다른 목적은 음질의 변화와 전압의 변동 및 주위온도 변화의 영향을 받지않고 원음을 재생할 수 있는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit capable of reproducing the original sound without being affected by a change in sound quality, a voltage change, and an ambient temperature change.

따라서 상기의 목적을 달성하기 위한 본 고안은 클럭단자로 입력하는 클럭펄스를 카운트하여 음성 디지탈신호가 기억되어 있는 메모리의 어드레스 신호를 발생하고 메모리를 셀렉터 할수 있도록 소정 제어신호를 발생하는 제1카운터와, 상기 제1카룬터에서 출력되는 신호를 받아 메모리 인에이블 단자를 제어하는 디코더와, 안내방송을 하기위한 음성디지탈 데이터가 저장되어 있는 메모리장치의 제1-4PROM와, 상기 1-4PROM의 메모리장치에서 출력되는 음성디지탈 신호를 래치하며 타임콘트롤 신호에 의해서 래치되었던 음성디지탈 신호를 출력하는 제1, 2래치회로와, 시간선택신호에 의해 제2-4PROM의 음성디지탈 데이터를 제1래치회로에 완충시켜 전송되게하는 라인드라이브용 버퍼와, 상기 제1, 2래치회로의 출력 병렬 음성디지탈 신호를 직렬 음성디지탈로 변환하여 출력하는 병력/직렬 변환기와, 상기 병렬/직렬 변환기의 쉬프트 전송에 동기를 맞추기 위한 신호를 발생하는 제2카운터로 구성됨을 특징으로 한다.Therefore, the present invention to achieve the above object is to count the clock pulse input to the clock terminal to generate the address signal of the memory in which the audio digital signal is stored and a first counter for generating a predetermined control signal to select the memory and And a decoder for controlling a memory enable terminal by receiving the signal output from the first karunter, a 1-4PROM of a memory device storing voice digital data for announcement broadcasting, and a memory device of the 1-4PROM. First and second latch circuits for latching the voice digital signal outputted from the controller and outputting the voice digital signal latched by the time control signal, and buffering the digital data of the 2-4PROM to the first latch circuit by the time selection signal. A serial voice digital signal to a line drive buffer and an output parallel audio digital signal of the first and second latch circuits. Conversion to the outputs generate a signal for adjusting the force P / S converter and, in synchronization with the shift transmission of the parallel / serial converter to a feature consisting of a second counter.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 고안에 따른 디지탈 음성데이터 송출회로도로서, 클럭단자(CK)로 입력되는 클럭펄스 CLKF를 바이너리 카운트하여 음성디지탈 신호가 기억되어 있는 제1-4PROM(30, 40, 50, 60)에 어드레스를 지정하여 주며 상기 어드레스신호보다 소정의 시간이 긴 신호를 디코더(20)의 셀렉터(S1)(S2)단자에 입력시키는 제1카운터(10)와, 상기 제1카운터(10)에서 출력하는 신호를 받아 주기가 서로 다른 출력신호를 1-4PROM(30, 40, 50, 60)의 아우트 인에이블 신호로써 입력하게 하는 디코더(20)와, 상기 제1카운터(10)에서 지정하여 주는 어드레스에 의한 음성데이터를 상기 디코더(20)에서 출력하는 제어신호에 의하여 디지탈 음성신호를 출력하는 1PROM(30), 2PROM(40) 및 3PROM(50), 5PROM(60)과 상기 1-4PROM(30, 40, 50, 60)에서 출력하는 디지탈 음성데이터를 소정 상태의 클럭에 의해 래치하며, 타임 제어신호(VC1)(VC2)의 입력에 의해 래치되었던 병렬 디지탈 음성테이터를 출력하는 클럭단자(CK)로 입력하는 클럭펄스2.048MHZ로 상기 병렬 디지탈 음성신호를 시프트하며 직렬 음성디지탈 신호로 변환하여 출력할 수 있도록 한 병렬/직렬 변환기(100)와, 제2카운터(200)로 구성된다.FIG. 1 is a digital voice data transmission circuit diagram according to the present invention, in which binary pulses of the clock pulse CLKF inputted to the clock terminal CK are stored in the 1-4PROMs 30, 40, 50, and 60 in which the voice digital signals are stored. A first counter 10 for designating an address and inputting a signal longer than the address signal to a selector terminal S1 or S2 of the decoder 20 and outputting the signal from the first counter 10; A decoder 20 for inputting an output signal having a different period of reception as an outer enable signal of 1-4 PROMs (30, 40, 50, and 60), and an address designated by the first counter (10). 1PROM (30), 2PROM (40) and 3PROM (50), 5PROM (60) and 1-4 PROM (30, 40) for outputting the digital voice signal by the control signal output from the decoder 20 Latches the digital voice data outputted from < RTI ID = 0.0 >, < / RTI > The parallel digital voice signal is shifted to a serial voice digital signal by a clock pulse of 2.048MHZ inputted to a clock terminal CK which outputs the parallel digital voice data latched by the input of the time control signals VC1 and VC2. It consists of a parallel / serial converter 100 and a second counter 200 to output.

한편 제2도는 제1도의 디코더의 출력파형도이며, 제3도는 제1도의 병력/직렬 변환기와 제2카운터의 동작파형도이다.2 is an output waveform diagram of the decoder of FIG. 1, and FIG. 3 is an operation waveform diagram of the history / serial converter and the second counter of FIG.

이하 제1도의 본 고안에 따른 디지탈 음성데이터 송출회로도의 동작을 제2도 및 제3도의 동작파형도를 참조하여 상세히 설명한다.Hereinafter, the operation of the digital voice data transmission circuit diagram according to the present invention of FIG. 1 will be described in detail with reference to the operation waveform diagrams of FIGS. 2 and 3.

제1도의 제1-4PROM은 총32초간 음성, 기타 원하는 신호를 디지탈 신호로서 메모리할 수 있는 기억회로이다.1-4PROM in FIG. 1 is a memory circuit capable of storing voice and other desired signals as digital signals for a total of 32 seconds.

이때 상기 제1-4PROM의 출력은 메모리 사이즈에 따라 출력시간이 결정된다.At this time, the output time of the 1-4PROM is determined according to the memory size.

본 고안의 예에서 1개 PROM은 8초간의 디지탈 데이터를 메모리 할 수 있는 것으로 가정하여 본 고안을 상세히 설명한다.In the example of the present invention, the present invention will be described in detail assuming that one PROM can store 8 seconds of digital data.

지금 제1카운터(10)의 클럭단자(CK)에 8KHZ의 입력클럭 CLKF를 입력하면, 상기 제1카운터(10)는 클럭펄스 CLKF를 카운팅하여 출력단자(Q0-Q15)와 접속된 제1PROM-4PROM(30-60)의 어드레스단자(A0-A15)에 어드레스 신호로서 입력시킨다.When the input clock CLKF of 8KHZ is input to the clock terminal CK of the first counter 10, the first counter 10 counts the clock pulse CLKF to connect the first PROM- connected to the output terminals Q0-Q15. Input to address terminals A0-A15 of the 4PROM 30-60 as an address signal.

상기 제1카운터(10)의 출력단자(Q1-Q15)의 신호는 클럭 CLKF를 2분주 내지 65536분주 한신호로 주기는 250Sec 내지 8.192Sec의 타임을 가지는 신호로써 매클럭펄스CLKF(8KHZ)가 입력시마다 증가되어 제1PROM-4PROM(30-60)의 16비트 어드레스로서 제공되게 된다.The signal of the output terminals Q1 to Q15 of the first counter 10 is a clock signal divided by 2 divisions to 65536, and a cycle is a signal having a time of 250 sec to 8.192 sec. To be provided as a 16-bit address of the first PROM-4PROM 30-60.

이때 상기 제1카운터(10)의 구성은 통상의 4비트 바이너리 카운터, 예를들면 LS393 5개를 비동기식으로 케스코오드(Cascade Type)로 접속하여 출력단자를 총18비트 출력을 가지는 바이너리 카운터로 그 값은 00000H부터 3FFFFH까지 카운트할 수 있도록 되어 있다.At this time, the configuration of the first counter 10 is a binary 4-bit binary counter, for example, the LS393 asynchronously connected to cascade (Cascade Type), the output terminal is a binary counter having a total 18-bit output value Can count from 00000H to 3FFFFH.

또한 상기 제1카운터(10)의 출력단자(Q16)과(Q17)에서는 131072 분주 및 262144 분주한 출력신호 즉 16.384S와 32.768Sec의 타임주기를 갖는 신호가 제2도 (a)와(b)와 같이 출력하며 상기 출력신호는 디코더(20) 셀렉터 된다.In addition, at the output terminals Q16 and Q17 of the first counter 10, output signals 131072 divided and 262144 divided, that is, signals having time periods of 16.384S and 32.768Sec are shown in FIGS. The output signal is selected as the decoder 20.

이때 상기 제3PROM(50)및 제4PROM(60)에 기억된 디지탈 음성신호를 상기 제2래치회로(90)를 통해 출력하지 않고 라인 드라이브용 버퍼(70)를 통해 제1래치회로(80)에 입력시키어 총32초간의 디지탈 음성신호를 순차적으로 출력할 수 있다.At this time, the digital voice signals stored in the third PROM 50 and the fourth PROM 60 are not outputted through the second latch circuit 90 to the first latch circuit 80 through the line drive buffer 70. A digital voice signal for a total of 32 seconds can be output sequentially.

상기 버퍼(70)의 타임선택신호 TSS는 디코더(20)의 셀렉터 입력단자(S2)의 인버터된 신호를 입력하는 신호이다.The time selection signal TSS of the buffer 70 is a signal for inputting an inverter signal of the selector input terminal S2 of the decoder 20.

상기와 같이 제3, 제4PROM(50) (60)의 음성 디지탈 데이터를 제2래치회로(90)를 통해 출력하지 않고 버퍼(70)를 통해 출력하도록 하는 이유는 전술한 바와는 달리 하나의 음성메세지만을 필요로 하나 그 음성의 메세지 내용이 제1, 제2메세지의 녹음내용 보다 2배 긴 것이 필요로 할때 사용하기 위함이다.As described above, the reason for outputting the audio digital data of the third and fourth PROMs 50 and 60 through the buffer 70 instead of the second latch circuit 90 is different from that described above. It is intended to be used when only the message is needed but the message content of the voice is twice as long as the recording of the first and second messages.

상기와 같이 제1-4PROM(30-60)의 음성디지탈 데이터를 모두 제1래치회로(80)를 통해 출력하려면, 제2래치회로(90)의 타임제어신호(VC2)를 "하이"상태로 하여 디스에이블 시키고, 버퍼(7)의 타임선택신호 (TSS)단자에 제1카운터(10)의 출력단자(Q17)의 신호를 반전시키어 입력되도록 접속하면 된다.As described above, in order to output the voice digital data of the first to fourth PROMs 30 to 60 through the first latch circuit 80, the time control signal VC2 of the second latch circuit 90 is set to the "high" state. And the signal of the output terminal Q17 of the first counter 10 is inverted and connected to the time selection signal TSS terminal of the buffer 7.

따라서 제3, 4PROM(50) (60)에 기억된 데이터도 라인 드라이브 버퍼(70)를 통해 제1래치회로(80)에 입력시킬 수 있어 상기 제1-4PROM(30-60)에 기억되어 있는 디지탈 음성데이터를 상기 제1카운터(10)의 출력신호와 디코더(20)의 제어신호에 의해 순차적으로 총 32초간의 디지탈 음성신호를 출력할 수 있다.Therefore, the data stored in the third and fourth PROMs 50 and 60 can also be input to the first latch circuit 80 through the line drive buffer 70, and stored in the first and fourth PROMs 30-60. The digital voice data may be sequentially output for a total of 32 seconds by the output signal of the first counter 10 and the control signal of the decoder 20.

따라서 본 고안은 상술한 바와 같이 교환기의 자동안내 방송을 위한 디지탈 음성신호가 기억되어 있는 메모리를 사용하여 자동안내방송시 안내신호를 송출할 수 있으므로 연속사용에 따른 음질의 변화가 없으며 전압 및 온도의 변화등 주위 변화 등에 따른 영향을 받지않고 원음을 재생할 수 있으며 수명이 반영구적인 이점이 있다.Therefore, the present invention can transmit the guidance signal during the automatic guidance broadcasting by using the memory that stores the digital voice signal for the automatic guidance broadcasting of the exchange as described above, there is no change in sound quality due to continuous use, The original sound can be reproduced without being influenced by the change of surroundings, etc., and the life is semi-permanent.

Claims

In an automatic guide broadcasting system of a switch, a first counter 10 and a first counter 10 which count an input clock pulse to output an address signal and output a signal having a predetermined time longer than the signal of the address. A decoder 20 which input-decodes a signal having a predetermined time longer than an address signal outputted from the output signal and outputs signals having different phases as a sequential selection signal, and a digital voice signal for guiding broadcasting; Latches the first PROM-second PROM 30-40 from which the embedded data is read out by the address designation signal of 20 and the sequential chip selection signal of the decoder 20, and the digital audio signal outputted from the memory section. First and second latch circuits 80-90 for outputting the digital voice signals latched by the control signal, and digital voice signals output from the third PROM-4PROM 50-60 under predetermined control. A buffer 70 that provides a path for inputting the first latch circuit 80, a second counter 200 that counts a clock signal by a data transmission signal, and outputs a ripple carry when a predetermined number of pulses is counted; And a parallel digital signal input from the first and second latch circuits 80-90 by the inverter 110 for inverting the ripple carry signal and the signal output from the inverter 110 as a serial digital voice signal. Digital voice data transmission circuit, characterized in that consisting of a parallel / serial converter 100 for outputting.