KR890001313B1 - 중앙제어장치에서 2선에 의한 송수신회로 - Google Patents

Abstract

내용 없음.

Description

중앙제어장치에서 2선에 의한 송수신회로

제 1 도는 본 발명의 회로도.

제 2 도는 송신단 스위치상태 및 수신단 신호 분석도.

제 3 도는 제 1 도의 각부 출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

DF1-DF3 : D 플립플롭 MUX : 멀티플렉서

MMV : 단말안정 멀티바이브레이터 CONT1,CONT2 : 카운터

DEC : 디코더 CGR : 크럭 발생기

SR : 직, 병렬변환회로 LAT : 래지

LDR : 반전 라인드라이버 R1-R5 : 저항

C1-C3 : 캐페시터

본 발명은 커퓨터에 의한 원거리 데이타 송수신회로에 관한 것으로, 특히, 멀리 떨어져 있는 다단의 스위치로 구성된 단순 제어정보를 중앙 제어장치에 송수신 계속적으로 변할 수 있는 스위치의 상태를 2개의 선만으로 송신하고 그 정보를 중앙 제어장치에서 간단한 회로로서 받을 수 있도록 하는 중앙 제어장치에서 2선에 의한 송수신회로에 관한 것이다.

컴퓨터 보금과 더불어 컴퓨터 네트워크(Net Work)가 증가되어 호스트 컴퓨너로 부터 각 단말기까지 중앙 집중제어가 다방면으로 이루어지면서 제어 대상의 상태 또는 중앙에 있는 컴퓨터에서 어떤 정보를 알려주기 위해 대부분 스위치로 연결되는데 이것은 스위치당 두개의 라인이 구성되어 디므로 스위치군에 따라 많은 라인을 컴퓨터에 직접 연결해야 경제적으로 불리할 뿐만 아니라 전기적인 결점이 있다.

따라서 본 발명은 종래의 결점을 해결하기 위해 여러개의 스위치군을 두개 라인만으로 컴퓨터에 간단하게 연결하여 데이타 전송을 할 수 있도록한데 그 목적이 있다.

이하 본 발명의 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 회로도로서 송신단(A)의 CGR은 클럭 발생기로서 10KH_Z의 듀티사이클(duty cycle)의 50%인 기존 믈럭을 발생하고, DF1은 클럭단자(CLK)에 입력되는 기준 클럭을 2분주하는 플립플롭이며, CONT1는 2분주된 클럭(CLK1)을 카운트펄스로 하여 카운트하는 8진 카운터로서 그 출력이 멀티플랙시(MUX)의 선택신호(S1-S3)으로 사용한다.

또한 MUX는 입력단(1-8)으로 스위치 박스(SW)의 각 스위치 상태를 나타내는 신호를 입력하여 선택하여 선택신호(S1-S3)에 의해 8입력중 하나를 선택하여 선택된 스위치 상태를 줄력하는 멀티츨랙서이고, LDR은 입력상태에서 따라 +12V 와 -12V를 출력하는 반전 라인드라이버(Invert Line Driver)이며, DF2-DF3는 D플립플롭, N1-N2는 반전게이트 AN1-AN2는 앤드게이트, NA1은 낸드게이트를 각각 나타낸다.

수신단(B)의 MMV는 입력(B)의 포지티브에지에서 출력(

)이 로우된 후 저항(R5) 및 콘덴서(C3)에 의해 정해진 시간이 경과하면 출력(

)이 하이상태가 되는 단안정 멀티바이브레이터이며 SR은 직, 병렬 변환 회로로서 클럭 단자(CP)에 인가되는 단안정 멀티바이브레터(MMV)의 출력(Q)의 포지티브에지에서 입력(B)을 출력중 최하위비트(Q0)에 출력하고, 출력을 그 다음 상위 비트로 즉, Q0→Q1,Q1→02.....로 추력하며, DEC는 마이크로프로세서의 콘트롤 신호를 입력으로 하여 마이크로프로세서가 레치(LAT)의 출력상태를 읽어들이고자 할 때 출력(Y)을 로우로 하는 디코더이다.

또한, 레치(LAT)는 클럭(CP)의 포지티브에지에서 직, 병렬 변환기(SR)의 8비트 출력(Q0-Q7)을 래치하고 I/O 디코더(DEC)의 출력신호(V)에 의해 출력 인에이블되어 래치된 데이타를 마이크로프로세서의 데이타버스에 출력하며, CONT2는 8진 카운터로 그 출력(Q0-Q3)을 노아게이트(NO1)에 입력하여 스위치 박스(SW)의 8개 스위치 상태가 수신단(B)에 모두 전달되면 하이신호를 출력하여 래치(LAT)가 데이타를 래치시키도록 하고, 3상 버퍼(N3)는 송신단(A)으로부터 입력되는 ±12V신호를 5V와 0V를 변환하는 역할을 한다.

제2도(가)는 송신단(A)의 스위치 박스(SW)의 스위치에 대한 온, 오프 상태를 나타내는 파형도이고, (나)는 수신시 입력신호에 따른 신호분석을 나타낸 파형도이다.

제3도(a)-(b)파형은 제1도의 각부 신호 분석 및 출력파형도로서 (a)의 파형은 제1도의 클럭발생기(CGR)에서 발생되는 출력파형이며, (B)의 파형은 (CLR)단자에 가해지는 리세트 파형이고, (c)파형은 제1도의 D플립플롭(DF1)의 Q단으로 출력되는 파형이며, (d)는 스위치(sw) 박스의 온(ON), 오프(OFF)에 대한 상태도이고, (e)는 D플립플롭(DF2)의 출력파형, (g)는 멀티플랙서(MUX)의 출력파형, (h)는 제1도의 낸드게이트(NA1)의 출력파형을 각각 나타낸다.

또한, (i)는 D폴립를롭(DF3)의 출력파형, (j)는 앤드게이트(NA2)의 출력파형, (k)는 단안정 멀티바이브레타(MMV)의 출력파형, (1)는 노아게이트(NO1)의 출력파형, (m)는 직, 병렬 변환기(SR)의 Q0의 출력파 형이고, (n)는 래치(LAT)의 출력을 각각 나타낸다.

본 발명은 실시예를 설명하기 전에 송수신 기본개념을 제2도를 참조하여 설명하면 다음과 같다.

본 발명은 원거리에 있는 여러개의 스위치를 2개의 라인만으로 컴퓨터에 간단하게 연결하여 스위치의 상태 를 전송할 수 있는 회로로서, 송신시, 각 스위치의 온, 오프상태를 나타내는 신호를 구별하여, 전송하여야만 한다.

따라서, 스위치가 온 상태일 때는 제2도 같이 펄스폭이 50μm인 클럭펄스를 출력하고, 오프 상태일 때는 펄스폭이 150μm인 클럭펄스를 출력한다.

수신시에는 송신단으로 부터 인가된 신호를 "0"과 "1"로 분석한 후 8비트 병렬 데이타로 변환하여 마이크로프로세서가 읽어갈수 있도록 하는데, 분석방법은 제2도(나)에서와 같이 퍼스 상승후 100μ s의 시간이 경과하면 신호를 샘플링하여 "0"과 "1"을 판독한다.

즉, 스위치가 온되면 "0", 스위치가 오프되면 "1"의 신호를 출력하여 마이크로 프로세서에 스위치의 온, 오프 상태를 전송하게 된다.

상기 설명한 송수신 기본개념에 따라 스위치의 상태를 전승하는 동작을 제1도의 회로도와 제3도의 각부파형도를 참조하여 설명하면 다음과 같다.

현재 스위치 박스(SW)의 8개의 스위치 상태 SW0와 SW7는 온이고 SW1-SW6은 오프상태라 가정한다.

본 발명은 시스템을 온하면 클럭 발생기(CGR)가 동작하여 출력으로 제3도(a)와 같은 듀티사이클(duty cycle)이 50%인 10KM_Z의 기준클럭(CLK)이 발생되어 D플립플롭(DF1)의 클럭단자(CLK)에 인가되며, 또한 반전게이트(N2)를 지나 D플립플롭(DF2, DF3)의 클럭단(CP)에 각각 인가된다.

따라서, D플립를롭(DF2, DF3)은 클럭 발생기(CGR)에서 출력된 기준클럭(CLK)의 네가티브에지에서 트리거되므로 내가티브에지 순간에 입력(D)에 그 출력(Q)이 결정되어 다음 클럭의 네가티브에지 순간까지 입력(D)에 관계없이 그 출력이 그대로 유지된다.

즉. D플립플롭(DF2, DF3)은 기준클럭(CLK)의 네가티브에지에서 입력(D)이 잠겨지게(Locking)된다.

D플립플롭(DF1)은 입력(D)에 그 출력(

)이 인가되고 클릭단자(CLK)에 클럭 발생기(CGR)에서 출력되는 기준클럭(CLK)이 인가되므로 출력(Q)을 통해 기준크럭(CLK)이 2분주된 제3도(C)와같은 클럭신호(CLK1)를 출력한다. 이 신호는 플립플롭(DF2)의 입력단자(D)와 카운터(CONT1)의 클럭(CP)에 인가하는 한편 반전게이트(N1)와 앤드게이트(AN1)를 통해 제3도(e)와 같은 파형이 되어 플립플롭(DF2-DF3)의 프로세트단자(PR)에 인가된다.

카운터(CONT1)는 기준클럭(CLK)이 2분주된 플립플롭(DF1)의 출력(Q)이 클럭단자(CP)에 입력되어 이클럭을 카운트하여 출력단(Q0-Q2)를 통해 멀티플랙서(MUX)의 선택단자(S1-S3)에 인간한다.

이때, 상기 설명한 바와 같이 스위치 박스(SW)의 스위치 상태가 제2도(가)의 1개의 스위치 온, 오프 형태도처럼 입력(1-8)에 인가되어 있으므로 멀티플랙서(MUX)는 선택단자(S1-S3)에 인가된 카운터(CONT1)의 출력신호(Q0-Q3)에 따라 8개 입력중 1개의 입력을 선택하여 제3도(g)와 같이 출력(Q)을 통해 출력한다.

즉, 상기 제2도에서 설명한 바와 같이 스위치군의 스위치가 온되면 펄스폭이 50μm가 되고 스위치가 오프되면 펄스폭이 150μm임을 플립플롭(DF1)의 출력(Q)은 반전게이트(N1)와 내드게이트(NA1)를 지나 제3도(e)와 같은 파형이 플립플롭(DF2-DF3)의 프리세트단자(PR)에 인가되어, 플립플롭(DF2)은 입력(D)이 로우상태이고 기준클럭(CLK)의 네가티브에지에서 출력(Q)이 제2도(f)와 같이 로우가되고 플립플롭(DF3)은 플립플롭(DF1)과 멀티플랙서(MUX)의 출력이 인가되는 앤든게이트(AN1)이 출력(제2도(h))이 하이상태이고 기준클럭(CLK)의 제가티브에지에서 출력(Q)이 제2도(i)처럼 하이 상태가 되므로 앤드게이트(AN2)의 출력은 제3도 (j)와 같이 된다. 이 앤드기이트(AN2)의 출력신호는 8개 스위치 각각에 대한 상태를 원거리에 있는 컴퓨터에 전송하기 위해 수신기에 전송되므로, 전송손실등 여러조건에 영향을 크게 받지 않도록 반전라인 드리이브(LDR)에 인가되어 ±12V로 구동시켜 점선(B)부분의 수신측으로 전송된다.

상기 설명한 바와 같이 제3도(c), (d) 및 (g)를 비교해 보면 D플립플롭(DF1)의 출력인 CLK신호의 1개의 클럭에 대해 1개의 스위치 상태를 나타내는 1비트의 데이타가 전송된다. 수신측 3상버퍼(N3)를 통해 ±12의 송신신호를 5V와 0V로 변환시켜 단안정 멀티바이브레터(MMV)와 직, 병렬 변환기 (SR)의 입력(B)과 8진 카운터(CONT2)의 클럭단자(CP)에 각각 인가된다.

단안정 멀티바이브레터(MMV)의 출력(

)은 입력(B)의 포지티브 에지에서 로우가 되고 저항(R5)및 콘덴서(C3)에 의해 정해진 100μs가 경과한 후 하이가 되어 직, 병렬 변환회로(SR)의 클럭단자(CP)에 인가되므로 입력(B) 값이 출력(Q0)으로 전송된다.

즉, 제3도(g)와 같은 단안정 멀티바이브레터(MMV)의 출력(

)이 직, 병렬 변환회로(SR)의 클럭(CP)에 인가되어 포지티브에지에서 입력(B)이 출력(Q0)으로 전송되고, 출력(Q0) 값은 출력(Q1)으로 전송된다.

따라서, 순차적으로 인가되는 제3도(K)와 같은 클럭(CP)입력에 따라 상기와 같은 동작이 반복수행되어 직렬 데이타가 Q0-Q7의 병렬 데이타로 변환된다.

이때, 시프트레지스터(SR)는 단안정 멀티바이브레터(MMV)의 출력(

)의 포지티브 에지에서 입력(B)이 출력(Q0)에 전송되는 데, 송신단(A)에서 입력(B)에 인가되는 신호를 제2도(나)와 같이 분석하여 스위치 상태를 판별한다.

즉, 스위치 박스(SW)의 각 스위치가 온 인 경우 (SW0, SW7)에는 제2도(j)처럼 반전라인 드라이버(LDR) 및 3상버퍼(N3)를 통해 입력(B)에 인가되는 앤드게이트(AN2)의 출력 펄스폭이 100μs이하가 되므로 코우(0)가 되고, 각 스위치가 오프인 경우(SW1-SW6)에는 펄스폭이 100μs 이상이 되므로 하이(1)이 되므로 직, 병렬 변환회로(SR)의 출력(Q0)은 제2도(n)과 같이 된다.

상기와 같이 스위치 박스(SW)의 8개 스위치 상태가 모두 입력되어 8비트 병렬 데이타로 변환되면 8진 카운터(CONT2)의 출력(Q0-Q2)이 모두 로우가 되므로 노아게이트(NO1)의 출력은 제2도(1)처럼 하이가 되어 래치(LAT)의 클럭단자에 입력된다.

그러므로, 직, 병렬 변환회로(SR)의 출력(Q0-Q7)인 8비트 병렬 데이타는 노아게이트(NO1)의 출력의 포지티브에지에서 래치(LAT)에 저장되고, 마이크로프로세서가 스위치 박스(SW)의 각 스위칭 상태를 알기 위해 래치(LAT)의 출력을 읽어들이고자 할 때 디코더(DEC)의 출력(Y)이 로우가 되어 래치(LAT)가 출력 인에이블 되므로 스취치박스(SW)의 각 스위치 상태를 나타내는 8비트 병렬 데이타가 마이크로 프로세서의 데이타버스에 출력된다.

제2도에서 N은 현재 전송된 8개의 스위치 상태를 말하는 것이며, N-1은 현재의 8개의 스위치 상태 이전의 8개 스위치 상태를 말하는 것이다.

상술한 바와 같이 수신단에서는 8개의 스위치 상태가 다 전달된 후에서야 마이크로 프로세서가 읽어갈 수 있는 데이타를 래치(LAT)단의 출력단에 확실한 값으로 만들어주며 결국 1.6m sec 마다 8개의 스위치 상태를 마이크로 프로세서가 읽어갈 수 있도록 만들어 주므로서 두개의 선(wire)에 의해 다단의 스위치 상태를 원거리에 있는 수신기로 중앙 제어장치에 전송할 수 있는 이점이 있으며 상기와 같은 간단한 하드웨어의 구성을 할 수 있는 장점이 있다.

Claims (1)

1. 듀티 사이클이 50%인 기준클럭(CLK)을 발생하는 클럭 발생기(CGR)와, 클럭 발생기(CGR)에서 출력된 기준클럭(CLK)을 2분주하는 플립플롭(DF1)과, 기준클럭(CLK)의 네가티브에지에서 입력(D)을 잠겨지도록 하는 플립플롭(DF2-DF3)과, D플립플롭(DF1)의 출력(Q) 인 CLK1을 카운트하여 멀티플렉서(MUX)에 스위치 선택신호(S1-S3)를 출력하는 카운터(CONT1)와 카운터(CONT1)의 선택신호(S1-S3)에 따라 스위치군(SW)의 스위치를 선택하여 출력하는 멀티플렉서(MUX)와, D플립플롭(DF2, DF3)의 출력을 입력하여 두 입력이 하이일 때만 하이 상태의 신호를 출력하는 앤드게이트(AN1)와, 앤드게이트(AN1)의 출력을 입력으로 하여 +12V, -12V의 신호를 수신단(B)에 출력하는 반전라인 드라이버(LDR)로 구성된 송신단(A)과, 3상버퍼(N3)를 통해 송신단(A)에서 전달된 신호를 입력하여 일정시간마다 직병렬 시프트레지스터(SR)에 펄스를 출력하는 단안정 멀티바이브레터(MMV)와, 단안정 멀티바이브 레터(MMV)의 펄스신호에 따라 입력신호를 병렬로 변환하는 직병렬 쉬프트레지스터(SR)와, 송신단(A)에서 3상버퍼(N3)를 통해 스위치(SW)군의 8개 스위치 상태가 전달되면 노아게이트(NO1)를 통해 레치(LAT)이 클럭 신호를 출력하는 카운터(CONT2)와, 직병렬 쉬프트 레지스터(SR)의 출력을 래치하였다가 디코더(DEC)의 출력 인에이블신호(

   

   )에 따라 마이크로 프로세서의 데이타 입력단자(D0-D7)에 인가하는 래치(LAT)와, 마이크로 프로세서가 래치 LAT 의 출력상태를 읽어 들이고자 할 때 래치(LAT)에 출력 인에이블신호(OE)를 출력하는 디코더(DEC)로 구성된 수신단(B)로 이루어지는 것을 특징으로 하는 중앙 제어장치에서 2선에 의한 송수신회로.

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