KR880003261Y1 - Cmos reset circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 파워 온 리세트 회로도.1 is a conventional power on reset circuit diagram.
제2도는 제1도의 각부분의 동작 파형도.2 is an operational waveform diagram of each part of FIG.
제3도는 본 고안에 다른 파워 온 리세트 회로도.3 is a power-on reset circuit diagram according to the present invention.
제4도는 제3도의 각부분의 동작 파형도.4 is an operational waveform diagram of each part of FIG.
본 고안은 안정된 동작을 하는 파워 온 리세트 씨모오스 회로에 관한 것으로 특히 전원 인가시 소정의 시간경과후 파워를 소망의 반도체 장치 또는 시스템에 공급하도록 하는 파워 온 리세트 회로에 관한 것이다.The present invention relates to a power-on reset SIMOS circuit having a stable operation, and more particularly, to a power-on reset circuit for supplying power to a desired semiconductor device or system after a predetermined time elapses when power is applied.
파워 온 리세트(power on Reset)회로는 마이크로 프로세서 등 모든 집적회로의 한 구성요소로 사용되는 회로로서 집적회로내에 전원이 인가되었을 시 소정의 시간에 안정된 전원이 공급되도록 그 집적회로의 상태를 어느 일정한 상태로 초기화 시켜주는 회로이다. 따라서 파워 온 리세트 회로는 전원이 인가되었을시 항상 안정항 동작을 하도록 설계되어야한다. 이와 같이 안정한 동작을 하기 위해서는 일정한 시간폭과 소정레벨의 신호가 요구되며 만일 이와 같은 일정한 시간폭과 소정레벨을 갖는 신호가 파워 온 리세트 회로로부터 공급되지 못한다면 마이크로 프로세서 등과 같은 초기동작에 안정된 전원이 공급되야 하는 반도체 장치 등에 있어서는 오동작의 원인이 될 수 있게 된다. 이와 같은 파워 온 리세트 회로로써는 제1도에 도시한 회로와 같은 것이 있었다.A power on reset circuit is a circuit that is used as a component of all integrated circuits such as a microprocessor. When the power is applied to an integrated circuit, the power on reset circuit is configured to provide a stable power at a predetermined time. It is a circuit that initializes to a constant state. Therefore, the power-on reset circuit should be designed to always operate stable when power is applied. In order to perform this stable operation, a signal having a predetermined time width and a predetermined level is required. If a signal having the predetermined time width and a predetermined level cannot be supplied from the power-on reset circuit, a stable power supply for initial operation such as a microprocessor is required. In a semiconductor device to be supplied or the like, it may cause a malfunction. As such a power-on reset circuit, there existed something similar to the circuit shown in FIG.
제1도에 도시한 바와 같은 파워 온 리세트 회로는 최초 전원인가시 제2(a)도에 도시한 바와 같이 공급전원이 인가된다. 즉 소정의 짧은 시간이 경과한 후 공급전원은 안정되게 된다. 따라서 제1도의 피 모오스 트랜지스터(Q1)의 드레인 공급전압도 제2(a)도와 같이 인가되게 되며 접지 또는 음의 전압인 VSS가 상기 트랜지스터(Q1)의 게이트에 인가된다.In the power-on reset circuit as shown in FIG. 1, when the initial power is applied, the supply power is applied as shown in FIG. 2 (a). In other words, the supply power becomes stable after a predetermined short time has elapsed. Accordingly, the drain supply voltage of the PMOS transistor Q 1 of FIG. 1 is also applied as shown in FIG. 2A and a ground or negative voltage V SS is applied to the gate of the transistor Q 1 .
지금 캐패시터 C1에 충전된 전압이 없다 가정하면 상기 트랜지스터(Q1)은 상기 게이트 전압 VSS에 의해 "온"상태로 되며 상기 캐패시터 C1은 제2(b)도와 같이 상기 트랜지스터(Q1)의 온 저항과 캐패시터 C1으로 정해지는 시정수를 갖고 충전되어 간다.Assuming that there is no voltage charged at capacitor C 1 now, the transistor Q 1 is "on" by the gate voltage V SS and the capacitor C 1 is the transistor Q 1 as shown in FIG. It is charged with the on-resistance of and the time constant determined by the capacitor C 1 .
한편 인버어터(1)는 전원 인가후 인버어터가 동작할 수 있을 전원이 공급되는 시간인 제2(c)도의 t1시간에서 상기 인버어터(1)의 출력은 "1"상태로 되고 제2(b)도의 시간 t2에서의 상기 캐패시터(C1)의 충전전압이 V1에 도달하면 상기 인버어터(1)의 출력은 "0"상태로 된다.(여기서 V1은 인버어터(1)가 "1"에서 "0"으로 되는 최소전압이다.) 따라서 전원인가후 시간 t2에서 파워 온 리세트 회로를 사용하는 반도체 장치가 상기 인버어터(1)의 출력전압 상태 즉 "1"에서 "0"으로 되는 시점(초기점)에서 정상동작하도록 하면 안정된 파워 공급으로 오동작을 하지 않게 된다. 그러나 제1도의 파워 온 리세트회로는 캐패시터 C1에 충전된 전압이 있을시 예를 들어 제2(d)도와 같이 상기 캐패시터 C1에 V0의 전압으로 충전되어 있고 이 전압이 인버어터(1)의 "1"에서 "0"으로 되는 최소의 입력 전압보다 크거나 같은 전압이 된다면 상기 인버어터(1)의 출력상태는 제2(e)도와 같이 파워 온 리세트 회로를 사용하는 반도체 장치를 동작시키게 하는 초기점이 없게 되므로 반도체 장치의 오동작을 하게 하는 요인이 되게 된다.On the other hand, the inverter 1 outputs the power of the inverter 1 at the time t 1 of FIG. 2 (c), which is the time when the inverter is operated and the power is supplied. When the charging voltage of the capacitor C 1 at time t 2 in FIG. 2b reaches V 1 , the output of the inverter 1 becomes “0” (where V 1 is the inverter 1). Is the minimum voltage from " 1 " to " 0 ". Therefore, a semiconductor device using the power-on reset circuit at time t 2 after power-up is applied to the output voltage state of the inverter 1, that is, " 1 " If normal operation is made at the point of time of 0 "(initial point), it will prevent malfunction by stable power supply. However, in the power on reset circuit of FIG. 1, when there is a voltage charged in the capacitor C 1 , for example, as shown in FIG. 2 (d), the capacitor C 1 is charged at a voltage of V 0 and this voltage is converted into an inverter (1). If the voltage becomes greater than or equal to the minimum input voltage from " 1 " to " 0 ", the output state of the inverter 1 is a semiconductor device using a power-on reset circuit as shown in FIG. Since there is no initial point for the operation, there is a factor causing the malfunction of the semiconductor device.
이와 같은 경우는 극단의 경우이지만 상기 캐패시터 C1에 충전된 전압이 존재한다면 상기 캐패시터 C1에 충전되는 전압이 상기 캐패시터 C1이 충전되지 않은 즉 방전된 상태에서 인버어터(1)를 "1"에서 "0"으로 하는 최소전압에 보다 빨리 도달하게 되므로 제1도와 같은 파워 온 리세트 회로는 초기점의 시간이 유동적이 되며 소정의 일정시간폭을 가져야 하는 반도체 장치에서는 오동작의 문제점을 갖게 된다.If this is the extreme case, but the capacitor C, if the voltage charged in the first there the inverter (1) in a state in which the voltage charged in the capacitor C 1 is the capacitor C 1, the uncharged i.e. discharge "1" Since a minimum voltage of "0" is reached earlier, the power-on reset circuit as shown in FIG. 1 has a problem of malfunction in a semiconductor device in which the time of the initial point is flexible and must have a predetermined constant time width.
이와 같은 문제점을 해결하기 위해 개량된 회로들이 사용되고 있으나 집적회로의 면적을 많이 차지하고 전류의 소모도 많아 소형으로 많은 면적을 활애할 수 없는 집적회에 적합한 파워 온 리세트 회로로 사용될 수는 없다.Improved circuits have been used to solve this problem, but they cannot be used as power-on reset circuits suitable for integrated circuits, which occupy a large area of integrated circuits and consume a lot of current, so that they are small and cannot use a large area.
따라서 본 고안의 목적은 캐패시터에 충전된 전압을 전원인가시 즉시 방전함으로써 일정의 시간폭을 갖는 안정된 동작을 하는 파워 온 리세트 씨 모오스 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a power-on reset C-MOS circuit for stable operation having a predetermined time width by discharging a voltage charged in a capacitor immediately upon application of power.
본 고안의 또다른 목적은 전력소모가 작으며 소형의 집적회로에도 사용할 수 있는 최소의 면적을 차지하는 파워 온 리세트 씨 모오스 회로를 제공함에 있다.Another object of the present invention is to provide a power-on-reset C-MOS circuit that consumes a small amount of power and occupies the smallest area that can be used for a small integrated circuit.
이하 본 고안을 첨부도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 고안에 따른 파워 온 리세트 회로도로서 Q2는 피 모오스트랜지스터, Q3및 Q4는 엔 모오스 트랜지스터, C2및 C3는 캐패시터, R1은 저항이며, VDD는 드레인 공급전압, VSS는 소오스 공급전압으로써 접지 또는 음의 공급전압이며 참조번호 2는 인버어터, 5는 출력단자이다. 엔 모으스 트랜지스터 Q3및 Q4는 피 모오스 트랜지스터 Q2와 함께 씨 모오스 트랜지스터를 구성하게 된다.3 is a power-on reset circuit diagram according to the present invention, wherein Q 2 is a MOS transistor, Q 3 and Q 4 are en-MOS transistors, C 2 and C 3 are capacitors, R 1 is a resistor, and V DD is a drain supply voltage. V SS is the source supply voltage, either ground or negative supply voltage, 2 is the inverter and 5 is the output terminal. NMOS transistors Q 3 and Q 4 together with PMOS transistor Q 2 form a seed transistor.
한편 제4도는 본 고안에 따른 제3도의 파워 온 리세트 회로의 동작 파형도를 나타낸 도면이다.4 is a view showing an operating waveform diagram of the power-on reset circuit of FIG. 3 according to the present invention.
지금 캐패시터 C2에 VO의 전원이 충전되 있다 가정하고 전원이 인가되면 순간적으로 캐패시터 C3는 단락상태가 되므로 제3도의 c점의 전압은 VDD의 전압이 되며 엔 모오스 트랜지스터 Q4의 온 동작에 의해 c점의 전압은 상기 VDD의 전압에서 서서히 내려가게 된다. 따라서 엔 모오스 트랜지스터 Q3는 상기 c점의 양의 전압에 의해 도통하게 된다. 따라서 상기 캐패시터 C2에 충전된 전압은 상기 엔 모으스 트랜지스터 Q3의 드레인-소오스를 통해 방전을 하게 된다. 또한 상기 캐패시터 C3에 충전전압이 있다 하더라도 제4(a)도의 K의 상태가 수 μs 이상이 되므로 상기 캐패시터 C3에 충전된 전압은 저항 R1을 통해 방전하도록 저항 R1의 값을 설정할 수 있게 된다. 따라서 전원인가시 c점의 전압이 충분히 엔모오스 트랜지스터 Q3를 온시킬 수 있는 시간동안 상기 캐패시터 C2에 충전된 전압을 상기 엔 모오스 트랜지스터 Q3를 통해 방전시키면 되는데 상기 엔 모오스 트랜지스터 Q3의 온 저항(dynamic resistance)를 작게 설정함으로써 캐패시터 C2와 상기 온 저항의 곱인 시정수를 조정할 수 있게 된다.Assuming that the capacitor C 2 is now charged with the power of V O , when the power is applied, the capacitor C 3 is momentarily short-circuited, so the voltage at point c in FIG. 3 becomes the voltage of V DD and the ON transistor Q 4 is turned on. By operation, the voltage at point c is gradually lowered from the voltage of V DD . Therefore, the enMOS transistor Q 3 is conducted by the positive voltage at the point c. Therefore, the voltage charged in the capacitor C 2 discharges through the drain-source of the ensemble transistor Q 3 . In addition, the charging voltage on the capacitor C 3, even if the 4 (a), the status of degrees K can μs or more, so the voltage charged in the capacitor C 3 is set the value of the resistor R 1 so as to discharge through the resistor R 1 Will be. Therefore, power is on during the time that the voltage at the point c can be sufficiently yen on the Mohs transistor Q 3 there is when the voltage charged in the capacitor C 2 discharging through the yen Mohs transistor Q 3 wherein yen Mohs of the transistor Q 3 on By setting the resistance small, it is possible to adjust the time constant that is the product of the capacitor C 2 and the on resistance.
따라서 상기 캐패시터 C2가 충분히 방전된 상태에서 엔 모오스 트랜지스터 Q4의 도통에 의한 C점의 전위가 "0"상태로 인해 상기 엔 모오스 트랜지스터 Q3는 오프상태로 되게 된다.Therefore, the encapsulation transistor Q 3 is turned off because the potential of the C point due to the conduction of the encapsulation transistor Q 4 is "0" while the capacitor C 2 is sufficiently discharged.
이때 피 모오스 트랜지스터 Q2도 온 상태로 되지만 이 피 모오스 트랜지스터 Q2의 온 저항이 크게 되도록 상기 피 모오스 트랜지스터의 기하학적 크기를 조정 설계함으로써 이 온 저항과 캐패시터 C2로 이루어지는 시정수의 크기를 조정하여 캐패시터 C2에 충전되는 전압의 속도를 조정할 수 있게 된다.At this time, the PMOS transistor Q 2 is also turned on, but by adjusting the size of the PMOS transistor Q 2 so that the on resistance of the PMOS transistor Q 2 is increased, the size of the time constant composed of the ion resistance and the capacitor C 2 is adjusted. The speed of the voltage charged to capacitor C 2 can be adjusted.
따라서 제4(b)도에 나타낸 바와 같이 캐패시터 C2에 충전된 VO의 전압을 시간 t1까지 엔 모오스 트랜지스터 Q3를 통해 방전시키고 상기 엔 모오스 트랜지스터 Q3가 오프상태가 되게 함으로써 캐패시터 C2는 피 모오스 트랜지스터 Q2를 통해 드레인 공급전압 VDD에 의해 상기 피 모오스 트랜지스터 Q2의 온 저항에 의한 시정수로 충전되 가게 된다. 또한 인버어터(4)는 시간 t1부근에서 상기 인버어터(4)에 공급되는 전원전압이 충분히 동작할 정도로 안정된 상태가 되므로 상기 인버어터(4)의 출력은 제4(c)도에 나타낸 바와 같이 "0"에서 "1"상태로 변하다.Therefore, as shown in FIG. 4 (b), the voltage of V O charged in the capacitor C 2 is discharged through the MOS transistor Q 3 until the time t 1 , and the capacitor C 2 is turned off by turning the MOS transistor Q 3 off. is the store being filled with a time constant due to the on resistance of the transistor Q 2 Mohs blood by the drain supply voltage V DD via the blood Mohs transistor Q 2. In addition, the inverter 4 is in a stable state so that the power supply voltage supplied to the inverter 4 is sufficiently operated near the time t 1 , so that the output of the inverter 4 is as shown in FIG. 4 (c). Likewise, it changes from "0" to "1" state.
따라서 캐패시터 C2에 충전되는 전압이 제4(b)도의 시간 t2에서 인버어터(4)를 "1"에서 "0"상태로 동작하게 하는 최소의 전압 V1에 도달하게 되면 상기 인버어터(4)의 출력은 제4(c)도에 나타낸 바와 같이 시간 t2에서 "1"에서 "0"으로 변하게 되므로 본 고안에 의한 파워 온 리세트 회로를 사용하는 반도체 장치는 시간 t2에서 동작을 시작하는 초기점이 설정되게 된다.Therefore, when the voltage charged to the capacitor C 2 reaches the minimum voltage V 1 for operating the inverter 4 from " 1 " to " 0 " at time t 2 of FIG. 4 (b), the inverter ( As shown in Fig. 4 (c), the output of 4) changes from "1" to "0" at time t 2 , so that the semiconductor device using the power-on reset circuit according to the present invention does not operate at time t 2 . The starting point will be set.
한편 캐패시터 C2에 충전된 전압이 없다 하더라도 엔 모오스 트랜지스터(Q3)의 온, 오프 동작에 의해 A점의 전압은 "0"상태를 유지하게 되며 캐패시터 C2에 충전된 전압이 엔 모오스 트랜지스터 Q3의 온 저항에 의해 급히 방전될 수 있게 상기 엔 모오스 트랜지스터 Q3의 기하학적 크기를 적게 설계하고 인버어터(4) 출력의 "1"상태의 시간폭을 충분히 잡아줌으로써 본 고안에 따른 파워 온 리세트 회로를 적용하는 반도체장치가 전원인가로 인한 오동작 없이 동작할 수 있게 할 수 있게 된다. 따라서 바람직하기로는 트랜지스터 Q2의 온 저항이 트랜지스터 Q4의 저항보다 크게 하는 것이 본 고안의 동작상 유리하다.On the other hand, even when no capacitor C 2 is charged, the voltage at point A remains “0” due to the on / off operation of the encapsulation transistor Q 3 , and the voltage charged at the capacitor C 2 is the enMOS transistor Q. The power-on reset according to the present invention is designed by designing a small geometrical size of the transistor Q 3 so as to be rapidly discharged by the on-resistance of 3 , and sufficiently securing the time width of the “1” state of the output of the inverter 4. It is possible to enable the semiconductor device to which the circuit is applied can operate without malfunction due to the application of power. Therefore, it is advantageous in the operation of the present invention that the on resistance of the transistor Q 2 is preferably larger than the resistance of the transistor Q 4 .
상술한 바와 같이 본 고안은 캐패시터 C2에 충전된 전압을 충분히 방전시켜 줌으로써 동작의 안정성을 기할 수 있게 되며 사용소자수를 줄이고 간단화 시킴으로써 소형 집적회로 또는 면적을 줄여야 하는 반도체 장치의 파워 온 리세트 회로 적용하는데 이점이 있게 된다.As described above, the present invention enables stable operation by sufficiently discharging the voltage charged in the capacitor C 2 , and power-on reset of a semiconductor device that requires a small integrated circuit or a small area by reducing the number of devices used and simplifying it. There is an advantage in circuit application.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019850016552U KR880003261Y1 (en) | 1985-12-11 | 1985-12-11 | Cmos reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019850016552U KR880003261Y1 (en) | 1985-12-11 | 1985-12-11 | Cmos reset circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR870011453U KR870011453U (en) | 1987-07-16 |
| KR880003261Y1 true KR880003261Y1 (en) | 1988-09-15 |
Family
ID=19247107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019850016552U KR880003261Y1 (en) | 1985-12-11 | 1985-12-11 | Cmos reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR880003261Y1 (en) |
-
1985
- 1985-12-11 KR KR2019850016552U patent/KR880003261Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR870011453U (en) | 1987-07-16 |
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