KR880001401B1 - Data processing system common bus utilization detection logic circuit - Google Patents

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KR880001401B1
KR880001401B1 KR8300130A KR830000130A KR880001401B1 KR 880001401 B1 KR880001401 B1 KR 880001401B1 KR 8300130 A KR8300130 A KR 8300130A KR 830000130 A KR830000130 A KR 830000130A KR 880001401 B1 KR880001401 B1 KR 880001401B1
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에이. 보오도우 다니엘
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니콜라스 프레지노스
허니웰 인포메이션 시스템즈 인코오포 레이티드
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Abstract

The software analyser connects to the common bus of the system on which the software is run. It includes CPU bus use detection logic which determines when the CPU has control of the bus. It does so by determining that the bus is being used by a device which is of lower priority than itself. This automatically identifies the user as the CPU, by definition of the relative priorities. Any other user of the bus, such as a peripheral controller, is ignored by the software analyser. The analyser is connected directly to the bus and has no other connection to the system than that which is made to the lens and a connection to the CPU firmware address line test connector.

Description

데이타 처리 시스템의 공통 버스 이용검출 논리회로 Using detection logic circuit common bus of the data processing system

제1도는 본 발명의 공통버스 이용검출 논리를 도입한 소프트웨어 분석기를 전반적으로 예시한 블럭 구성도. First a block diagram generally illustrating a software analyzer introduces a common bus detection logic of the present invention to turn also.

제2도는 본 발명의 공통버스 이용검출 논리의 논리 구성도. A second turning a logical configuration of the common bus detection logic of the present invention.

제3도는 중앙의 프로세서와, 공통 버스상의 타유니트들 간에 접속된 소프트웨어 분석기를 도시하는 공통버스를 지닌 데이타 처리 시스템을 예시한 전반적인 블럭 구성도. The overall block diagram illustrating a data processing system having a common bus showing a software analyzer connected between the central processor, a common bus on the other unit turns 3 Fig.

제4도 내지 제8도는 제3도에 예시한 데이타 처리 시스템의 공통버스를 통해 이송되는 다양한 정보의 포오맷을 예시한 도면. Figure 4 to 8 illustrates a variety of information of the capsule ohmaet turn conveyed through a common bus of a data processing system illustrated in FIG. 3.

제9도는 제3도에 도시한 데이타 처리 시스템의 공통버스의 타이밍 구성도. A ninth configuration of the timing of turning a common bus data processing system shown in FIG. 3 FIG.

제10도는 제3도에 도시한 데이타 처리 시스템의 공통버스 상의 동작들의 타이밍 구성도. The timing arrangement of the common bus 10 to turn on the operation of the data processing system shown in FIG. 3 FIG.

제11도 및 제11(a)도는 제3도에 도시한 데이타 처리 시스템의 공통버스에 결합된 메모리 제어기 우선순위 회로망의 논리 구성도. FIG claim 11 and claim 11 (a) to turn the logical configuration of the memory controller priority network coupled to a common bus of a data processing system shown in FIG. 3 FIG.

제12도는 제3도의 데이타 처리 시스템의 버스에 결합된 전형적인 메모리 제어기의 공통버스 인터페이스 논리 회로를 예시한 도면. 12th turn shows an example of the common bus interface logic circuit of a typical memory controller coupled to the bus of the third-degree data processing system.

제13도 및 제13(a)도의 제3도의 데이타 처리 시스템의 공통버스와 결합된 중앙프로세서의 공통버스 인터페이스 논리 회로. Claim 13 and also Claim 13 (a) degrees of the common bus interface logic of the central processor coupled with the common bus of the data processing system 3 degrees circuit.

제14도는 이중 호출(fetch)메모리 동작을 행할 동안의 제3도에 도시한 데이타 처리 시스템의 중앙 프로세서, 공통 버스 및 메모리 제어기의 동작은 나타낸 타이밍 구성도. 14 double call (fetch) the operation of Fig. 3 a data processing central processor, a common bus and a memory controller of the system shown in the timing structure shown for performing the memory operation to turn also.

* 도면의 주요부분에 대한 부호의 설명 * Description of the Related Art

200 : 공통버스 301 : CPU 버스사용 검출논리 회로 200: a common bus 301: detection logic circuit using the CPU bus

302 : 어드레스 레지스터 303 : 데이타 레지스터 302: address register 303: data register

304 : 자동 어드레스(개발논리 회로) 305 : 버스 인터페이스 304: Automatic address (developed logic circuit) 305: bus interface

306 : 마이크로 프로세서 307 : 입 출력 제어기 306: a microprocessor 307: input and output controller

308 : 프롬 309 : 램 308: Prom 309: Ram

310 : 제어기 311 : 상태 레지스터 310: controller 311: Status Register

312 : 사이클 비교기 313 : 데이타 비교기 312: cycle comparator 313: the data comparator

314 : 어드레스 비교기 315 : 상태 레지스터 314: address comparator 315: the status register

316 : 추적 제어기 317 : 추적 어드레스 제어기 316: tracking controller 317: track address controller

318 : 멀티 플렉서 319 : 추적 램 318: multiplexer 319: Tracking Programs

320 : CPU FW 어드레스 디코드 322 : CPU 채널번호 검출 논리 회로 320: CPU FW address decode 322: CPU channel number detection logic circuit

일반적으로 본 발명의 방법 및 장치는 데이타 처리 시스템 분석기에 관한 것이고, 특히 공통 입 출력 버스에 의해 메모리 및 기타 주변장치들에 접속된 중앙처리장치(CPU)를 지닌 데이타 처리 시스템에다 소프트 웨어 분석기를 부착시키는 방법에 관한 것이다. In general, the methods and apparatus of the present invention is attached to a software analyzer eda data processing system having a central processing unit (CPU) coupled to memory and other peripherals by, in particular, a common input and output bus directed to a data processing system analyzer It relates to a method for.

본 발명은 중앙처리장치에 의한 공통 버스의 이용 검출에 관한 것이다. The present invention relates to the use of the detection of the common bus by the central processing unit. 특히 공통 버스로의 액세스를 요구하고 장치들의 우선 순위 레벨을 모니터함으로써 이러한 이용을 검출하는 것에 관한 것이다. In particular request access to the common bus, and relates to detecting such use by monitoring the priority levels of devices.

데이타 처리 시스템 동작을 분석하기 위한 현재의 방법에는 데이타를 추출하거나 또는 동작중인 데이타 처리 시스템의 실행을 모니터하기 위한 것등의 다양한 방법이 있다. The current method for analyzing a data processing system operation, there are various methods such as those for monitoring the execution of a data processing system that extracts data or operation. 이러한 데이타 처리 시스템 분석기들은 2가지 범주로 구분지을 수 있는바, 하드웨어 분석기와 소프트웨어 분석기이다. The data processing system analyzers have heard that you can distinguish in two categories, the analyzer hardware and software equipment.

하드웨어 분석기는 데이타 처리 시스템 하드웨어의 동작의 다양한 양상을 모니터하고 분석하는 것을 목적으로 한다. Hardware analyzer is an object of the present invention to monitor and analyze the various aspects of the operation of the data processing system hardware. 예를 들어, 하드웨어 분석기는 중앙처리장치내의 다양한 타이밍이나 또는 버스에 연결된 유니트 들간의 정보 이송을 모니터할 수도 있다. For example, the analyzer hardware may monitor the transfer of information between units connected to different timing and the bus or in the central processing unit. 또 예를 들어, 이 하드웨어 분석기는 메모리로부터 워어드를 판독 하기 위해 메모리가 중앙처리장치 요구에 응답하는데 걸리는 시간-이 시간은 판독을 행하기 위해 메모리가 즉시 이용 가능한 경우들 및 메모리가 주변장치로의 데이타 이송을 실행하기에 바쁘기 때문에 판독이 지연되는 경우들을 반영하는 평균 시간임-을 분석할 수도 있다. In addition, for example, the hardware analyzer time required for the memory in response to the central processing unit needs to read the War Admiral from the memory - this time as if the memory is available immediately available and the memory peripherals in order to perform a read since the data transfer on busy running average time being reflecting if the read is delayed - it may be analyzed. 하드웨어 분석기들은 사용인자들 예를 들어, 중앙 처리장치가 메모리로 부터의 데이타나 또는 입 출력동작 완료를 기다리면서 유효 시간의 백분율에 비교해서 중앙처리장치가 사용되는 시간의 백분율을 결정하는데 사용된다. Hardware analyzer s are used factors for example, is used for the central processing unit determines the percentage of time waiting for data or, or input and output operation is completed in from memory as compared to the percentage of the available time is used the CPU. 또한 이 하드웨어 분석기는 주변장치들 및 메모리 서브 시스템들 등과 같은 시스템내의 다양한 부품들에 대한 응답시간 및 사용인자들을 결정하게 사용 될 수 있다. The hardware analyzer also may be used to determine the response time and use factors for the various components in the system, including the peripheral device and a memory subsystem. 이 하드웨어 분석기에 의해 마련되는 데이타는 다양하게 사용될 수 있다. Data provided by the hardware analyzer can be used vary. 예를 들어, 시스템 디자인 문제점들의 진단이나 또는 데이타 처리 시스템으로서의 시스템 형태의 최적화가, 시스템을 현존하는 데이타 처리 작업량에 최적화시키거나 또는 변화하는 데이타 처리 작업량을 수용하는 것에 반응하여 장비를 부가시키거나 제거시킴으로써 압축되거나 신장된다. For example, the diagnosis, or data processing system as a system type optimization of system design issues, to In response to receiving the data processing amount of work to optimize the data processing throughput of existing systems, or change in addition to the equipment or eliminate by is compressed or stretched.

데이타 처리 동작의 하드웨어 분석을 실행하는 현재의 방법은 다양한 하드웨어 신호들을 모니터하여 하드웨어 분석에 요구되는 데이타를 제공할 수 있게끔 하드웨어 분석기를 데이타 처리 시스템 내의 포인트들에 접속시킬 수 있을 정도로 분석될 데이타 처리 시스템의 하드웨어에 대한 상세한 지식을 필요로 한다. Current methods are various hardware signal by monitoring the data processing system itgekkeum can provide the data required for the hardware analysis to be analyzed enough to be connected to the hardware analyzer to the point in the data processing system to perform a hardware analysis of data processing operations the need for detailed knowledge of the hardware. 하드웨어 분석기를 데이타 처리 시스템에 얼마나 용이하게 연결시키느냐는 시스템마다 다르고 아울러 모니터 또는 프로우브포인트들이 그 시스템안에 설계되어 있느냐에 달려있다. How easily connect a hardware analyzer for a data processing system sikineunya is different for each system, as well as depends on whether the monitor or probe points are designed into the system. 현재의 하드웨어 분석기들은 종종 신호들을 모니터하여 필요한 데이타를 수집할 수 있도록 인쇄회로기판상에 설치된 부품들의 다양한 핀에다 모니터용 신호 와이어를 연결시키는 것을 필요로 한다. Current hardware analyzers require that to frequently monitor the signal by connecting the eda various pins of the components mounted on the printed circuit board to collect data necessary for the monitoring signal wire.

소프트웨어 분석기는 소프트웨어 프로그램들이 데이타 처리 시스템에서 실행되는 동안 그 동작을 분석하는 것이다. Software analyzer to analyze the operation for software programs that run on a data processing system. 이 소프트웨어 분석기는 특정화된 메모리 위치점에로의 액세스를 모니터하거나, 특정화된 주변장치로의 액세스를 모니터하며, 메모리 워어드내의 특정 비트의 설정을 모니터하고, 특정 하드웨어 우선 순위 레벨에서의 프로그램의 실행을 모니터하며, 또는 소프트웨어 프로그램의 실행을 추적하는데 사용될 수 있다. The software analyzer monitors access to the point a specified memory location, or monitors the access to the specified peripheral device, monitors the settings of certain bits in the memory War Admiral, and the execution of the specific hardware priority level program monitor and or can be used to trace the execution of a software program. 이 소프트웨어 분석기의 기능들은 예를 들어 누가 부주의하게 특정 위치에서의 데이타를 파괴하는 가의 결정을 시도하는데 있어서 또는 동작 시스템에 있어 코우드의 특정 부분이 기록되어 보다 빠르게 실행될 수 있도록 어디서 가장 많은 양의 시간이 소요되는가를 결정함으로써 소프트웨어 프로그램을 최적화시키기 위해 소프트 시프템들의 디버깅을 행하는 동안 실행될 수 있다. The function of this software analyzers, for example, who inadvertently in to try to determine Avenue to destroy data at a specific location or operating system on it's where the most amount so that it runs faster than the recorded certain parts of the Code hour by determining the is-consuming to optimize the software program may be executed while performing the debugging of software shifted system.

이러한 소프트웨어 분석기의 기능들은, 분석될 소프트웨어가 실행되어질 데이타처리 시스템의 다양한 하드웨어 특징들을 사용함으로써 다양한 분석 루우틴들을 포함하여 분석될 소프트웨어를 수정함으로써, 또는 데이타 처리 시스템에 부착된 소프트웨어 분석기에 의해, 또는 이들 방법의 결합에 의해 실행될 수 있다. Features of these software analyzers, the use of a variety of hardware features of the data processing system to be software is running to be analyzed by modifying the software that will be analyzed include various analysis Lou tin, or by a software analyzer attached to a data processing system, or It may be performed by a combination of these methods. 예를 들어, 중앙처리 장치가 입 출력동작을 완료를 기다리면서 유휴시간의 양을 소프트웨어 분석기가 분석해야 할 경우, 이 유휴 루우프는 그것이 실행될때마다 카운터가 증분하도록 유휴 루우프내에다 카운터를 포함시키게 수정할 수 있다. For example, to a software analyzer analyzes the amount of idle time while the central processing unit to wait for completion of input and output operation, the idle loop is modified thereby including the counter idle in a loop so that the counter is incremented each time it is run can. 이때 이 카운트는 동작중인 시스템이 전체 경과 시간중 유휴 루우프에 소요하는 시간의 양을 결정하는 데 사용할 수 있다. At this time, the count is a running system can be used to determine the amount of time spent in idle loops of the total elapsed time. 실행되는 소프트웨어내의 우선 순위 레벨을 변화시키는 동작중인 시스템내의 루우틴은 상기 우선 순위 레벨이 변화할때마다 데이타를 수집하도록 변경될 수 있다. Lou tin in the running system of changing the priority level in the software executed may be modified to collect data every time a change in the priority level. 분석될 소프트웨어에다 데이타 수집이나 또는 프로우브 포인트들을 삽입시키는 것을 요구하는 이런 종류의 수정은 이러한 프로우브 포인트들 및 그 데이타 수집을 삽입시킬 수 있을 정도로 상세한 소프트웨어 지식을 필요로 한다. Eda software will analyze this type of modification required to embed the data collection point or probe or require a detailed knowledge of the software, so you can insert these probe points and the data collected. 또한 이러한 기술은 많은 경우에 분석될 시스템의 동작이 소프트웨어 분석을 위한 데이타 수집을 실행하는데 요구되는 실행시간의 증가에 기인하여 변화되는 단점을 갖고 있다. In addition, this technique has the disadvantage that changes due to the increase of the execution time behavior of the system to be analyzed in many cases required to run the data collection for analysis software.

또한 중앙의 프로세서 시스템에 형성된 하드웨어 특징들은 소프트웨어 분석기능을 실행하게 사용될 수도 있다. In addition, hardware features formed in the center of the processor system may be used to execute the software analysis. 예를 들어, 누가 어떤 특정 메모리 위치를 변화시키고 있는가를 결정하고자 한다면, 이것이 내포된 메모리 위치나 블럭은 이 시스템에 그 능력이 있을 경우 기록 보호될 수 있고, 메모리 기록 위반이 검출되는 매시간마다 메모리 위치가 검출된 특정 위치점이냐에 대해 분석이 이루어질 수 있게끔 루우틴이 기록된다. For example, If someone wants to determine whether to change any specific memory location, which has a memory location or block inclusion it will be protected records if you have that ability in this system, every hour that violate memory write is detected, the memory location itgekkeum analysis may be made on whether a particular detected position that the tin Lou is recorded. 그후 이 루우틴은 특정 위치로 기록되는 명령의 위치에 대해 데이타를 수집할 것이다. Then the Lou teen will collect data about the location of the command that is written to a specific location. 또한, 특정 중앙처리장치가 각각의 점프(jump) 또는 브랜치(branch) 소프트웨어 명령의 실행을 트랩시키거나 인터럽트 시킬 능력을 갖고 있는 경우에는 루우틴을 기입하여 그 점프/브랜치의 트램/인터럽트의 감시를 할 수 있다. Further, a specific central processor, each of the jump (jump) or branch (branch) monitoring of the software when to trap the command of running or that have the ability to interrupt, the fill in the Lou tin tram / interruption of the jump / branch can do. 그후 이 루우틴은 어느 프로그램 위치가 그 특정 위치에 점프/브랜치 명령의 실행을 시도하였는가를 분석하는데 사용될 수 있다. Then the Lou tin can be used to analyze any entity that attempts to run the program location of a jump / branch instruction in that particular location.

대안으로, 시스템내의 소프트웨어 실행을 모니터하고 분석하기 위해 데이타 처리 시스템에다 장비를 부착시킬 수도 있다. Alternatively, it is also possible to attach the equipment eda data processing system to monitor and analyze the software running in the system. 이 경우, 하드웨어 모니터를 행하기 위해 사용한 것과 유사한 다양한 프로우브 포인트들에다 상술한 장비를 부착시킬 수 있고, 이들 프로우브 포인트들에서 수집된 신호들을 사용하여 시스템 동작을 모니터하고 분석할 수 있다. In this case, it is possible to it is possible to attach the above-described equipment similar eda various probe points that were used to perform the hardware monitor, to monitor and analyze the behavior of the system using the signal acquisition probe in these points. 데이타 처리 시스템에다 장비를 부착시키는 이 방법의 잇점은 시스템웨어 시스템의 분석이 보통 시스템내의 소프트웨어 실행을 관측하면서 간섭하거나 변화시킴이 없이 행해질 수 있다는 것이다. The advantage of this method of attaching the equipment eda data processing system is that the analysis of the system, the system usually can wear without having to interfere with or changes made while observing the software running in the system. 또한 스프트웨어를 모니터하기 위해 이렇게 부가적인 장비를 사용하는 부가적인 잇점은 이것이 일반적으로 모니터될 특정의 동작중인 시스템의 소프트웨어와 독립적이다는 것이다. In addition, an additional advantage of using this additional equipment to monitor seupeuteuweeo is that this general software and is independent of the system that a particular operation of the monitor. 이 방법은 일반적으로 데이타 처리 시스템 하드웨어에 대한 상세한 지식을 요구하지만, 다양한 소프트웨어 프로우브 포인트들이 동작중인 시스템 소프트웨어내에 삽입되어질 경우 요망되는 그런 상세한 지식은 요구되지 않는다. This method generally requires a detailed knowledge of the data processing system hardware, but not required is that detailed knowledge is desired when different software probe points have to be inserted in the system software is operating.

일련의 모니터 및 분석기를 데이타 처리 시스템에다 부착시키는데에 있어서의 문제점은 그것이 소프트웨어 실행이나 또는 하드웨어 동작을 분석하기 위한 것이라면 분석기를 가능한한 편리하게 시스템에다 부착시키는 것이다. A problem in to attach a series of monitors and Analyzer eda data processing system is to attach it eda a convenience of the system if possible the analyzer for analyzing a software or hardware implementation or operation. 데이타 처리 시스템내에 사용된 소자들과 전자 패케이징이 현대의 집적회로에 사용된 것같이 밀집되지 않은 종래에는 프로우브 포인트들은 인쇄 회로기판에 설치된 각종의 구성소자들의 리이드 선들에다 클립을 끼움으로써 데이타 처리 시스템에 부착시킬 수가 있었다. Conventionally the elements and E L casing used in the data processing system is not dense as that used in the integrated circuit of the modern times, the probe points are the data by inserting a clip eda the lead wires of the various installed on a printed circuit board configuration element It was able to attach to the processing system. 과거에는 이러한 인쇄 회로기판들은, 분석기 프로우브들이 시스템에 연결되는 한편, 인쇄 회로기판이 데이타 처리 시스템 캐비넷내에 들어갈 수 있게끔, 시스템내에서 간격을 이루고 있었다. In the past, itgekkeum these printed circuit boards are, analyzer probe are connected to the system, On the other hand, the printed circuit board taken into the data processing system of the cabinet, there forms a gap in the system. 그러나, 집적회로와 현재의 패케이징 밀도의 진전에 따라서 불가능하지는 않지만 인쇄 회로기판이 통상의 동작위치에 있는 동안에 프로우브들을 인쇄 회로기판상의 포인트들에다 접속 하는 것이 가끔 곤란하게 된다. However, it is an integrated circuit and to the current L K is not impossible in accordance with the progress of density ranging, but the printed circuit board connected to the probe, while in the normal operating position eda the point on the printed circuit board is sometimes difficult. 많은 경우 신호전파 지연제한 때문에, 시스템은 프로우브들을 접속시키는 연장용 카드에 의해 인쇄 회로기판이 접속되는 동안에 시스템은 통상의 속도로 동작할 수 없다. Since in many cases the signal propagation delay limit, the system the system can not be operated in the normal speed while the printed circuit board is connected by a card for extending to connect the probe.

따라서, 필요한 것은 모니터나 분석기를 모니터되거나 분석될 기능의 동작에 영향을 주지 않고서 용이하게 데이타 처리 시스템에 접속시킬 수 있는 방법이다. Therefore, what is needed is a way to easily access the data processing system without affecting the operation of the function to be monitored or analyzed for the monitor or analyzer is required.

[본 발명의 목적] [The purpose of the present invention;

따라서, 본 발명의 목적은 분석기를 시스템에 편리하게 접속시킬 수 있는 방법 및 장치를 제공하는 것이다. It is therefore an object of the present invention to provide a method and apparatus capable of easily connecting the analyzer to the system.

본 발명의 다른 목적은 시스템에 대한 상세한 지식이 없이 그 시스템에다 분석기를 연결시킬 수 있는 방법 및 장치를 제공하는 것이다. Another object of the invention is to provide a method and apparatus capable of connecting the analyzer eda the system without a detailed knowledge of the system.

본 발명의 또 다른 목적은 시스템의 동작에 영향을 주지 않고서 그 시스템에다 분석기를 연결시킬 수 있는 방법 및 장치를 제공하는 것이다. A further object of the invention is to provide a method and apparatus capable of connecting the analyzer eda the system without affecting the operation of the system.

본 발명의 더욱 다른 목적은 시스템에다 분석기를 접속시킬 수 있는 저렴한 방법 및 장치를 제공하는 것이다. Still another object of the invention to provide an inexpensive method and apparatus that can be connected to the analyzer onto the system.

[발명의 요약] SUMMARY OF THE INVENTION

본 발명은 버스등과 같은 공통원에 연결된 특정장치에 의해, 그 공통원의 사용을 검출하기 위한 방법 및 장치인바, 여기서 그 공통원의 사용은 어떤 요구를 행하는 최고의 우선 순위를 가진 장치에 허용된다. The invention Invar method and apparatus for detecting the use of the common source by a specific device connected to a common source, such as a bus or the like, wherein the use of the common source is acceptable to the device with the highest priority for performing any required . 관련된 특정장치에 직접 접속되지 않은 검출 논리회로는 그 특정장치의 우선 순위에 인접한 우선 순위 공통원에 접속된다. Detection logic circuit which are not directly related to access to the specific device are connected to the priority common circle adjacent to the priority of that particular device. 공통원의 사용을 요구하는 장치들의 우선 순위를 모니터 함으로써, 이 검출 논리회로는 공통원이 관련된 특정장치에 대하여 허가된 시점을 추론할 수 있다. By monitoring the priority of the devices that require the use of a common source, the detection logic circuit can infer the time allowed for a particular device is related to a common source.

본 발명은 특히 특허 청구의 범위에 지적 되어 있다. The invention is pointed out in particular in the range of the claims. 본 발명에 대한 상술한 그리고 추가적인 목적 및 잇점들은 첨부 도면을 보면서 다음의 설명을 참조하면 이해할 수 있을 것이다 특히, 본 발명의 방법이 실행되는 양태, 본 발명의 장치가 구성되는 양태, 그리고 그 동작 양상은 첨부도면과 함껜 다음의 상세한 설명의 관점에서 이해될 수 있을 것이다. If one and additional objects and advantages described above for the present invention looking at the drawings with reference to the following description it will be appreciated in particular, aspects, the method of the present invention is executed, embodiments in which the device is configured according to the present invention, and the operation pattern It will be understood in view of the accompanying drawings and the following detailed description hamkken. 그리고 도면에서 유사한 참조번호들은 여러도면에서 유사한 요소들을 나타낸다. And like reference numbers in the figures represent similar elements in the various figures.

[우선적인 실시예의 설명] [Preferential embodiment described;

[발명의 설명] [Description of the Invention

본 발명이 도입된 분석기는 실시간에 중앙처리장치(CPU)를 기록할 능력이 있는 소프트웨어 분석기이다. Analyzer of the present invention, introduced is a software analyzer which is capable of recording a central processing unit (CPU) in real time. 이 소프트웨어 분석기는 우선적으로 소프트웨어 디버깅 및 검사를 위해 사용된다. The software analyzer is primarily used for software debugging and check. 이 소프트웨어 분석기는 분석 될 소프트웨어가 실행될 데이타 처리 시스템의 공통 버스에 부착된다. The analyzer software is software to be executed analysis are attached to the common bus of the data processing system. 이 소프트웨어 분석기는 다른 주변장치들이 공통 버스에 부착되는 것과 동일한 양식으로 중앙처리장치 바로 아래의 공통 버스에 부착된다. The analyzer software is attached to the common bus directly under the central processing unit in the same fashion as the other peripheral devices attached to the common bus. 이 소프트웨어 분석기는 공통 버스를 통하여 이루어진 접속과 중앙처리장치 펌웨어(firmware) 어드레스 라인 테스트 커넥터에 대한 접속을 갖고 있으나 데이타 처리 시스템에 대한 접속을 갖고 있지는 않다. The analyzer software has made a connection with the CPU firmware (firmware) connected to the address line test connector via a common bus, but is has acquired no connection to the data processing system.

[소프트웨어 분석기] [Software Analyzer

이 소프트웨어 분석기는 공통 버스상의 대화를 따라가야할 필요성이 있기 때문에 메모리 속도가 매우 빠른 기록 메모리를 지니고 있다. The software analyzers is because it has a very fast recording speed memory memory need to go follow the conversation on a common bus. 이 소프트웨어 분석기는 이 메모리에 리버스(reverse)에셈블리를 생성하기에 충분한 정보를 기록한다. The analyzer software will record information sufficient to produce a reverse (reverse) esem assembly in the memory. 소프트웨어 분석기 메모리에 기억된 이러한 정보로부터, 소프트웨어 분석기는 정보를 분해하여 소프트웨어 프로그래머에게 이해 가능한 소프트웨어 실행을 기록한다. From the information stored in the analyzer memory, software, software analyzer to disassemble the information is written to understand software execution to the software programmer. 이러한 분해로서 소프트웨어 프로그래머에게 익숙한 포오멧이 생성된다. Four ohmet familiar to software programmers as this decomposition is produced.

이 소프트웨어 분석기는 3가지 유형의 중앙처리장치 활동을 모니터할 수가 있다 이들 3가지의 중앙처리장치 활동 유형은, 모든 종류의 메모리 활동, 모든 종류의 입 출력(I/O)활동, 그리고 인터럽트 활동이다. The software analyzer it is possible to monitor the three types of CPU activity of these three CPU type of activity, all types of memory activity, all types of input and output (I / O) activity, and the interrupt activity . 각각의 중앙처리장치 활동 유형내에서, 소프트웨어 분석기의 사용자는 자기가 모니터하기 원하는 처리가 어떤 종류인가를 선택할 수 있다. Each type of activity within the central processing unit, a user of the analyzer software can choose the treatment they want to monitor what kind. 예를 들어, 중앙처리장치 메모리를 참조하는 경우에는, 이 분석기의 사용자는 메모리 기록 또는 메모리 판독을 모니터할 수가 있다. For example, when the reference to the central processing unit memory, a user of the analyzer can monitor the memory write or a memory read. 메모리 판독을 어떤 명령을 호출할 목적의 판독 또는 어떤 명령에 의해 조종될 오피런드(operand) 데이타를 호출할 목적의 판독으로 구분지을 수 있다. It can distinguish a memory read by an instruction to read out the purpose of the call or an instruction opcode Lund (operand) read out of the object to call the data to be manipulated by.

따라서 소프트웨어 분석기는 공통 버스상의 중앙처리 장치 활동들을 모니터하고 이 버스를 이용하는 주변 제어기들 등과 같은 기타 모든 장치들을 무시할 수 있도록 설계되어 있다. Therefore, the software analyzer is designed to ignore all other devices, such as peripheral controller monitors the CPU activity on the bus, and the common use of the bus. 이러한 능력에 따라 공통 버스를 중앙처리장치가 이용하는 것과 소프트웨어 분석기가 정확하게 작용하게 하는 기존 장치들을 이용하는 것으로 구별된다. According to this capacity as the analyzer software is the central processing unit using the common bus is distinguished by using the conventional apparatus that acts correctly. 그러므로, 이 소프트제어 분석기는, 중앙의 프로세서가 메모리로 데이타를 기록하거나 또는 그로부터 데이타를 판독할 때를 결정하고, 공통 버스상의 디스크 제어기 등과 같은 다른 장치와 이 메모리 간에 일어나는 기타의 메모리 판독 또는 기록들을 무시할 수 있는 능력을 갖게 된다. Therefore, these soft control analyzer, determines as the central processor to write data to memory or to or from the read data, and the other of the memory read or write takes place between different devices, and a memory such as the disk controller on the common bus It will have the ability to ignore.

중앙처리장치에 의한 공통 버스의 사용에 의해 야기된 공통버스 활동과 기타 장치들에 의한 공통버스의 사용에 의해 야기된 공통버스 활동을 구별지을 수 있는 소프트웨어 분석기의 능력에 의해 소프트웨어 분석기는 중앙처리장치와 관련된 활동들만 모니터할 수 있게 된다. Software analyzer by the ability of the software analyzer to be associated distinguish common bus activity caused by the use of the common bus by the common bus activity and other devices caused by the use of the common bus by the central processing unit comprises a central processing unit only it is possible to monitor activities related. 이 소프트웨어 분석기는 공통버스의 사용을 허용하기 위한 우선 순위가 공통버스를 따라서 앞으로의 버스 사용자의 위치에 의해 결정할 수 있다는 사실을 이용한다. The software analyzer utilizes the fact that the priority for allowing the use of common bus therefore be determined by the location of the bus users in the future a common bus. 중앙처리장치와 공통버스상의 모든 장치들을 접속시킴으로써, 이 소프트웨어 분석기는 중앙처리장치가 공통버스를 사용하고 있는 때를 결정하기 위해 이러한 위치적인 우선순위를 사용한다. By connecting all the devices on the central processing unit to the common bus, the analyzer software uses this positional priority in order to determine the time which the central processing unit using the common bus. 후술하는 바에 의해 알 수 있듯이, 우선적인 실시예에 있어서 중앙처리장치가 공통버스에 대해 요구를 행할때, 메모리 판독 요구는 중앙처리장치간 어떤 요구를 행하고 있음을 가리키는 식별자(중앙처리장치의 채널번호)를 따라가면서 표시된다. As it is shown by a bar, which will be described later, when the central processing unit according to the preferred embodiments carried out the request for the common bus, a memory read request identifier (channel number of the central processing unit), indicating that performs a centralized treatment plant between teeth which require while following is displayed. 이것은 식별자를 따라가면서 표시가 되지않은 메모리 기록 요구들에 대해서는 그렇치가 않다. This is a Relatively for the memory write is not displayed while following the request identifier. 따라서, 버스 활동이 중앙 처리장치와 관련될 때를 결정하는 것은 사용되는 공통버스를 따르는 위치적인 우선권이다. Thus, bus activity is the position of the priority according to a common bus is used to determine the time the connection with the central processing unit.

공통버스의 우선 순위 배치를 사용하도록 소프트웨어 분석기를 설계함으로써, 소프트웨어 분석기는 핵심이 되는 정보가 공통버스상에 나타남에 따라 제때에 그것을 포착할 수가 있다. By designing the software analyzers to use the priority placed on the common bus, the software analyzer can capture it in a timely manner in accordance with the information appears on the common bus is the core. 공통버스 활동이 중앙처리장치와 관련되는 때를 결정하는 이러한 능력은 우선적인 실시예의 분할된 버스 사이클 동작에 견주어 볼때 더 복잡하게 된다. This ability to the common bus activity to determine when that is associated with the CPU is matched with the judging preferred embodiment split bus cycle operation more complicated. 즉, 바람직한 실시예로서 메모리에 대한 판독 또는 기록 요구는 적어도 2개의 버스 사이클로 나누어진다. In other words, read or write request for the memory in a preferred embodiment are at least divided into two bus cycles. 요구 사이클인 제1사이클(첫번째 반 사이클로서 인용함)동안, 요구하는 장치는 공통버스상에 판독되거나 기록될 위치에 어드레스를 설정한다. During the first cycle request (also cited as the first half-cycle), a cycle, which requires the device to set the address for the location to be read or written on a common bus. 응답사이클이고 첫번째 반 버스 사이클에 관해 비동기적으로 일어나는 두번째 사이클(두번째 반 사이클로서 인용함)동안, 메모리에 기록되거나 메모리로 부터 판독될 데이타가 공통버스상에 놓인다. Response cycle is over (also incorporated by the second half-cycle), the second cycle takes place asynchronously with respect to the first half bus cycle, the data to be read or written to the memory from the memory is placed on a common bus. 소프트웨어 분석기는 첫번째 반 버스 사이클동안 메모리 어드레스를 포착하고 그것을 두번째 반 버스 사인클동안 포착한 메모리 데이타와 정렬시키며 소프트웨어 분석기의 추적 메모리내 의 1위치점에 어드레스 및 데이타를 저장시킬 수 있는 능력을 지니고 있다. Software analyzer has the ability to capture the memory address during the first half bus cycle, and align it with a second-half bus sign memory data acquisition for large sikimyeo stores the address and data to the first position points within the trace memory of the software analyzer .

소프트웨어 분석기는 중앙처리장치가 공통버스상에서 활동중일 때를 결정하기 위해 공통버스 이용 검출논리를 사용한다. Analyzer software uses the common bus detection logic to determine when the central processing unit is active on the common bus. 전술한 바와 같이 바람직한 실시예에서 데이타 처리 시스템의 공통버스를 따른 우선 순위는 위치에 의해 결정된다. According to a common bus of a data processing system in a preferred embodiment as described above, priority is determined by location. 소프트웨어 분석기를 중앙처리장치와 기타 모든 장치들간의 공통버스상에 배치시킴으로써, 이 공통버스 이용 검출논리는 중앙처리장치가 공통버스에 액세스 되는 것을 결정할 수 있다. By placing the analyzer software on a common bus between the CPU and any other device, the common bus detection logic may determine that the CPU is to access to the common bus. 바람직한 실시예에서, 중앙처리장치는 공통버스상에서 우선순위가 가장 낮은 장치이고 메모리는 우선순위가 가장 높은 장치이다. In a preferred embodiment, the central processing unit is the lowest priority unit on the common bus, the memory is the highest priority device. 소프트웨어 분석기를 중앙처리장치 근처에 위치시킴으로써, 소프트웨어 분석기는 공통버스상에서 우선순위가 2번째로 낮은 장치가 된다. By placing a software analyzer near the central processing unit, software analyzer is a lower priority to a second device on a common bus. 요구중인 어떤 장치로의 공통버스 허용을 결정하는데 사용되는 우선 순위 회로망 때문에, 공통버스상에는 개방 슬로트가 존재할 수 없고, 이에따라 어떤 장치를 공통버스에 접속 시킨 모든 슬로트들은 주변 제어기 또는 메모리등과 같은 어떤 장치로 채우거나, 또는 우선순위 회로망의 완전성을 유지할 수 있도록 슬로트들을 점퍼선으로 연결시켜야 한다. Because of the priority network is used to determine the requirements that are common bus allows for any device, can not exist in an open slotted formed on the common bus, yiettara all slotted was connected to any device on the common bus are the same and including the peripheral controller or memory It shall be connected to the slotted to fill any device, or preferred to maintain the integrity of the network as a priority jumper wire.

프로우브 포인트들을 중앙처리장치에 결선시키지 않고 소프트웨서 분석기를 공통버스에 직접적으로 연결시키는데에 있어서의 핵심이 되는 요소는 분석기로 하여금 중앙처리장치와 관련된 버스활동 및 공통버스에 연결된 기타 장치들과 관련된 버스활동간을 구별할 수 있게하는 공통버스 이용 검출논리이다. Without the probe point not wired to the central processing unit element is the core of the sikineunde the software stand analyzer directly coupled to a common bus allows the analyzer associated with the other devices connected to the bus activity, and a common bus associated with the central processing unit a common bus detection logic to be able to distinguish between the bus activity. 공통버스 이용 검출논리가 없었더라면, 소프트웨어 분석기를 하드웨어 시스템에다 부착시키는 매우 더 복잡한 방법이 요구되었을 것이다. If it were not for the common bus detection logic, it would be required much more complex method of attaching a software analyzer eda hardware system. 공통버스로 부터 중앙처리장치와 관련된 활동을 포착할 수 있는 이러한 능력은 소프트웨어 분석기로 하여금 중앙처리장치내에서 소프트웨어의 실행과 관련된 정보를 포착할 수 있게하고, 또 이 정보를 분석함으로써 소프트웨어 분석기는 어셈블리 언어 레벨 코우드를 생성하는 리버스 어셈블리를 생성할 수 있다. This capability allows a software analyzer can capture the information related to the execution of the software in the central processing unit, and also by analyzing this information, the software analyzer that can be from a common bus to capture the activities associated with the central processing unit assembly it can create a reverse assembly to create a language-level Code. 공통버스를 통해 일어나는 중앙처리장치에 관련된 활동을 분석하여 중앙처리장치의 소프트웨어의 실행을 모니터함으로써, 본 소프트웨어 분석기는 기타 다른 소프트웨어 디버깅 도구들이 해결할 수 없는 소프트웨어 프로그램들을 해결하는데 사용할 수가 있다. By analyzing the activities related to the central processing unit takes place via a common bus by monitoring the implementation of the central processing unit software, the software analyzer can be used to solve other software programs that can not be solved by other software debugging tools.

기타의 도구들은 보통 소프트웨어 그 자체의 실행과 서로 작용함에 따라 다소 어떤식으로든지 소프트웨어 의 실행에 영향을 미친다. Other tools will have a little impact in any way whatsoever in the execution of the software as the software usually runs its own and each other work. 예를 들어, 소프트웨어 분석이 포인트들을 차단시킴으로써 이루어질 경우, 이러한 포인트들의 차단은 보통 중앙처리장치가 실행중인 소프트웨어를 정지하고 중앙처리장치 레지스터를 표시하게 하며, 이 과정에서 분석될 소프트웨어의 타이밍 특성을 변화시킨다. For example, if done by the software analysis is cut off the point, blocking of this point is still the software usually being the central processing unit is running and, and to display a CPU register, a change in the timing characteristics of the software to be analyzed in the process thereby. 바람직한 실시예의 소프트웨어 분석기는 중앙처리장치내에서 실행될 소프트웨어의 타이밍을 간섭하지 않는다. A preferred embodiment of the analyzer software do not interfere with the timing of the software executed in the central processing unit. 더우기, 이것은 동작중인 어떠한 시스템 소프트웨어와 완전히 독립적임에 따라 소프트웨어 분석기 자체의 수정이 없이도 어떤 소프트웨어 시스템 에나 응용할 수가 있다. Furthermore, it can be applied into any software system in accordance with any system software and Im being totally independent operation without the need for modification of the software analyzer itself. 즉, 소프트웨어 분석기가 중앙처리장치에서 소프트웨어의 실행을 관측하고 있다는 사실은 중앙처리장치내의 활동을 변화시키지 않는 반면, 기타 대부분의 소프트웨어 모니터들이 활동을 늦추게 하거나 그렇지 않을 경우 실제적으로 실행되었을 경우와 상이한 소프트웨어 코우드를 삽입시키기 때문에 활동을 변화시킨다. That is, the software analyzer is the fact that observing the execution of software in the central processing unit is different and when running in practice, if not it or not, while that does not change activity within the central processing unit, most other software monitor will slow down the action It alters the activity due to insert the software Code. 바람직한 실시예의 소프트웨어 분석기의 추가적인 잇점은 어떤 소프트웨어 공구가 할수 없는 일들을 할 능력을 지니고 있다는 것이다. Additional advantages of the preferred embodiment of the analyzer software is that it has the ability to do things that can not be what software tools. 예를 들어, 소프트웨어 프로그래머는 어떻게 어떤 특정 워어드 내의 특정 비트가 세트되거나 리세트되는가에 관심을 가질수도 있다. For example, the software programmer may go for the interest How certain Wars particular bit is set or reset in the adjuster. 본 소프트웨어 분석기는 어떤 특정 비트를 모니터할 능력이 있고 특정 워어드가 기록 보호되어 있을 경우 요구될 수도 있는 소프트웨어의 타이밍 특성에 영향을 주지않고서 비트가 수정되고 있는 곳을 결정하며, 그 특정 워어드를 수정할때마다 인터럽트 또는 트랩을 야기할 능력이 있다. The Software Analyzer has the ability to monitor certain bits and certain War Admiral is recorded if there is protection without affecting the timing characteristics of which may be required software determines the place and the bit is modified, the specific Wars Advent each change of the ability to cause an interrupt or trap. 이때 인터럽트 또는 트랩 루우틴은 워어드내의 관련 비트가 수정되고 있었느냐를 결정하기 위해 사용될 수도 있다. At this time, the interrupt or trap Lou tin may be used to determine Did is modified, and the associated bit in the War Admiral.

공통버스 이용 검출논리틀 사용함으로써, 소프트웨어 분석기는 중앙처리장치와 관련된 공통버스 활동 및 기타 장치들과 관련된 것 사이클 구분함으로써, 소프트웨어 분석기는 데이타를 어떤 특정 워어드로 기록시키는 어떤 주변장치에 의해 야기된 특정 워어드의 어떤 특정 비트의 수정을 무시할 수 있게 된다. By using the detection logic frame using a common bus, the software analyzer by dividing one cycle associated with the common bus activity, and other devices associated with the central processing unit, software analyzer caused by any peripheral device for writing data to any particular War Admiral it is possible to ignore any modification of the specific bit of the particular Wars Advent. 예를 들어, 소프트웨어 분석기는 어떤 부분이 디스크로부터 메모리 위치중의 한 블럭-이들 위치중 하나가 관련된 특정 워어드임-으로 판독되어 들어갈 경우에도 활동을 무시할 것이다. For example, a software analyzer which parts of a block of memory locations from the disk-shall ignore the action, even if the fit is read out - one of these being related to location-specific War Admiral. 기타 장치들에 의해 야기된 데이타 처리 시스템의 변화들을 여과시키는 이러한 능력으로 소프트웨어 분석기는 중앙처리장치내에서 소프트웨어의 실행에 의해 야기된 그런 변화들에 집중하게 된다. This ability to software analyzer to filter out changes in the data processing system caused by the other apparatus can focus on the changes that caused by the execution of software in the central processing unit. 소프트웨어 분석기가 시스템내의 주변장치에 의해 야기된 변화들을 감시하지 않는다는 사실은, 소프트웨어 분석기가 주변장치들에게 주어진 지위 신호들을 모니터할수있고 이에 따라 소프트웨어 분석기는 어떤 주변장치가 메모리내의 관심이 되는 위치의 변화를 가져올 수 있는 어떤 명령신호를 받느냐를 간접적으로 결정하는데 사용될 수 있기 때문에 문제가 되지 않는다. In fact, the software analyzer does not monitor the change caused by the peripheral devices in the system, able to monitor a given status signal software analyzer to the peripheral device, and thus the software analyzer changes in position which peripheral devices are of interest in the memory because to be able to command signals which can be used to indirectly determine the batneunya you get is not a problem. 이에 따라 소프트웨어 분석기는 위치의 변화가 소프트웨어 실행문제 또는 하드웨어 문제점과 관련되어 있느냐를 결정하는데 사용될 수 있게 된다. Accordingly, the analyzer software is able to be used to determine whether the change in position is associated with the software execution, or hardware problems.

분석기를 공통버스에 연결함으로써 소프트웨어 분석기를 데이타 처리 시스템에 결선시키는 잇점은 이 소프트웨어 분석기를 데이타처리 시스템에 매우 쉽게 연결시킨다는 것이다. The advantage of the final analyzer software on a data processing system by linking the analyzer to the common bus is that it is very easy to connect to a software analyzer for a data processing system. 이렇게 중앙처리장치 자체내의 논리 요소 리이드선들에다 연결시키는 방법의 단점은 이러한 접속을 행하는데 보다 높은 수준의 지식이 요구된다 는 것이다. The disadvantage of this method of connecting the lead wires eda logic elements within the CPU itself is that a high level of knowledge than to performing such connection is desired. 더우기, 리이드 선들이 연결될 포인트는 중앙처리장치 논리 보오드를 수정할 때마다 변동할 수도 있다. Further, the point connected to the lead wires may change each time the central processing unit to modify the logic boards. 부가적으로, 바람직한 실시예의 중앙처리장체내에서는 중앙처리장치가 공통버스를 이용할 때 분석기에 관련된 모든 데이타를 표시하는 장소는 하나도 없다. Additionally, the preferred embodiment of the central body in the treatment none are places in which to display all data relating to the analyzer when the central processing unit access to a common bus. 일련의 프로우브 포인트들을 사용하여 중앙처리장치에다가 소프트웨어 분석기를 연결시키게 되면 아마도 다양한 보험업자 연구실의 시험요구사항을 통과하지 못하게 되어 소프트웨어 분석기를 시스템 개발 환경 이의에서는 사용될 수가 없을 것이다. In a series of pro when using probe points tied a software analyzer edaga central processing unit, probably a variety of insurers System analyzer software is able to pass the test requirements of the development environment, lab thereof will not be used.

바람직한 실시예는 중앙처리장치(CPU)를 메모리 및 어떤 데이타 처리 시스템의 주변장치와 연결시키는 공통버스에다 부착시킨 소프트웨어 분석기엔 이용된다 제1도에 블럭 구성도로 도시한 소프트웨어 분석기는 중앙처리장치내의 소프트웨어 실행을 분석하는데 사용된다. The preferred embodiment is software in the central processing unit (CPU) to the memory and any data that software analyzer attached eda common bus connecting the peripherals of the processing system yen is used a block configuration diagram of a software analyzer of claim 1 also comprises a central processing unit It is used to analyze the execution. 제3도에 도시하였듯이, 소프트웨어 분석기(207)는 중앙의 프로세서(206)와 공통버스(200)상의 기타 모든 장치들간에 연결된다. As shown in the Figure 3, the analyzer software 207 is coupled to the other between all devices on the processor 206 and the common bus 200 in the center. 후술하듯이, 소프트웨어 분석기(207)를 이 위치에다 배치시키는 것은 소프트웨어 실행이 분석되어질 데이타 처리 시스템에 이용된 버스 우선 순위 계획에 의한 것이다. As is described later, it is to place a software analyzer (207) eda this position is due to the bus priority scheme used in the data processing system to be run this software analysis.

이제 제1도를 참조하면서 소프트웨어 분석기의 주요 요소들을 간단하게 설명할 것이다. Now with reference to FIG. 1 will be briefly described the main elements of the analyzer software. 소프트웨어 분석기는 2개의 50핀 커넥터에 의해 공통버스(200)상의 1슬로트에다 플러그를 끼워넣음으로써 소프트웨어가 분석 될 데이타 처리 시스템에 부착된다. Software analyzer 2 is attached to the first slotted eda fitting as a data processing system the software is analyzed into the plug on the common bus 200 by a single 50-pin connector. 후에 더 자세히 설명하듯이, 공통버스(200)는 다양한 장치들간에 전력을 분배하고 데이타를 통신하는데 사용되는 약100회선을 내포하고 있다 After this, as described in more detail, the common bus 200 is a power distribution between the various devices pose a line 100 that is used to communicate data

소프트웨어 분석기는 실시간에 데이타 처리 시스템의 중앙처리장치의 활동들을 기록할 능력이 있다. Software Analyzer has the ability to record the activities of the central processing unit of a data processing system in real time. 소프트웨어 분석기는 데이타 처리 시스템의 공통버스상이 1슬로트를 점유하고 또 이 분석기는 그 동작을 제어하게 마이크로 프로세서를 내장하고 있다. Analyzer software are different from the common bus of the data processing system occupied by the first slotted and again the analyzer integrated microprocessor to control its operation. 분석기를 운용하는자와의 통신은 데이타가 단말장치에 의해 입력되고 출력이 그위에 표시될 수 있도록 단말장치를 소프트웨어 분석기에다 인터페이스시킴으로써 제공되는데, 이 소프트웨어 분석기의 동작 및 사용은 중앙의 프로세서 할동이 분석될 데이타 처리 시스템의 작동과는 무관하다. Communication with the party operating the analyzer is provided by data input by the terminal apparatus and the output interface, the terminal equipment so that it can be displayed on the eda software analyzer, the operation and use of the software analyzer haldong the analysis of central processor it is is irrelevant to the operation of the data processing system.

이 소프트웨어 분석기는, 메모리 주변 장치들과 중앙의 프로세서간의 모든 동을 이송하는 공통버스상의 데이타 처리 시스템에 부착되지만, 중앙처리장치와 관련된 처리작동에만 응답한다. The software analyzer, but attached to the data processing system on a common bus for transferring the same between all the memory peripheral devices and the central processor, and responds only to process operation related to a central processing unit. 이 중앙처리장치의 활동이 중앙처리시스템에 의한 소프트웨어의 실행에 의해 야기됨에 따라 소프트웨어 분석기가 중앙처리장치내의 소프트웨어 실행을 분석하게 한다. As a result the activity of the central processing unit by the execution of the software by a central processing system, the software analyzer to analyze the software executed in the central processing unit. 소프트웨어 분석기의 목적은 중앙처리장치의 명령들과 그에 관련된 활동을 기록하는 것이다. The purpose of the analyzer software is to record the activity associated with it and instructions of the central processing unit. 소프트웨어 분석기는 중앙처리장치에 의한 소프트웨어 명령 및 오퍼랜드의 호출을 모니터 함으로써 이것을 실행한다. Software analyzer do this by monitoring the calls of software instructions and operands by the central processing unit. 소프트제어 분석기는 공통버스를 통해 일어나는 중앙의 프로세서 유니트 활동이 소프트웨어 분석기내의 중앙처리장치 활동정보의 기록을 시작하거나 정지한 수 있게끔 설계되어 있다. Soft control analyzer is designed itgekkeum number of the central processor unit of the activity takes place via the common bus to start or stop the recording of the activity information, the central processing unit in the analyzer software.

모니터되는 중앙의 프로세서 활동들은 중앙처리 유니트에 의한 일련의 메모리 액세스 접근, 중앙처리장치 와 이 장치와 관련된 어떤 입 출력(I/O)동작, 또는 중앙처리장치에의 인터럽트들로 한정되어 있다. A central processor which monitors the activity is limited to a set of memory access approach, which is associated with the central processing unit and the input and output device (I / O) operation, or interruption of the CPU by the central processing unit. 예를 들어, 소프트웨어 분석기는 메모리 위치 10,000으로 기록되어지고 있는 데이타 패턴 "1234"의 5번째 발생에 대한 기록을 정지하게 프로그램할 수 있다. For example, the analyzer software can be programmed to stop the recording of the fifth generation of the data pattern "1234" is recorded in the memory location 10,000. 바람직한 실시예의 소프트웨어 분석기는 중앙처리장치 활동에 대응 하여 8K(IK=1024)까지 기억할 수 있는 메모리를 갖고 있다. A preferred embodiment of the analyzer software has a memory which can store up to correspond to a central processing unit activity 8K (IK = 1024). 바람직한 실시예에서, 이것은 그 활동이 분석되고 있는 데이타 처리 시스템에 의해 실행중인 소프트웨어 명령의 약 6K에 대응된다. In a preferred embodiment, this corresponds to about 6K of software instructions being executed by a data processing system in which the activity is analyzed.

소프트웨어 분석기의 사용자 동작을 편리하게 하기 위해, 소프트웨어 분석기는 운용자가 요망한 기능들을 선택하는 일련의 메뉴들에 의해 프로그램된다. For the convenience of user operation of the software analyzer, the analyzer software is programmed by a set of menus for selecting functions of operator demand. 소프트웨어 분석기에 연결된 단자에 마련되는 소프트웨어 분석기의 출력은 데이타 처리 시스템의 기계어와 유사하고 명령 기억술은 확장적으로 사용된다. The output of the analyzer software is provided to the terminal connected to the analyzer software is similar to the data processing system and the machine language instruction mnemonics are used extensively. 중앙처리장치 활동을 기록하는 것에 덧붙여서, 소프트웨어 분석기는 성능을 모니터하는 능력을 지니고 있다. In addition to recording a central processing unit activity, the software analyzer has the ability to monitor performance. 소프트웨어 분석기는 특정화 된 중앙처리장치 활동들간의 최대 및 최소 또는 평균 시간을 제공한다. Software analyzer provides the maximum and minimum, or average time between a specified central processing unit activity. 또한 중앙처리장치는 어떤 특정화된 중앙처리장치 활동의 실행회수를 카운트할 수 있다. The CPU also can count the number of times of execution of any specified CPU activity.

소프트웨어 분석기는 데이타 처리 시스템의 공통버스(200)에 연결되어 있기 때문에, 소프트웨어 분석기는 데이타 처리 시스템의 주메모리로 기록되어지거나 그것을 판독할 수 있다. Software analyzer, the analyzer software may read it, or is written to the main memory of a data processing system because they are connected to a common bus 200 of the data processing system. 데이타 처리 시스템의 주메모리로 기록될 능력으로 인하여 추적 램(319)의 내용들이 데이타 처리 시스템의 주메모리로 기록되어지게하고 거기서부터 표시되거나 그렇지 않으면 데이타 처리 시스템 그 자체에 의해 조종되어지게 된다. The contents of trace RAM (319) due to the ability to be written into the main memory of the data processing system to be written to the main memory of the data processing system, or displayed from there otherwise be controlled by the data processing system itself. 데이타 처리 시스템의 주메모리로 부터 판독할 수 있는 능력으로 인하여 소프트웨어 분석기는 특정 데이타 비트 결함들의 발생이 있는 동안 주메모리를 검사할 수 있게 된다. Due to the ability to read from the main memory of the data processing system analyzer software is able to check the main memory while the occurrence of certain data bit faulty. 부가적으로, 소프트웨어 분석기는 데이타 처리 시스템의 주변장치들과 함께 입 출력 동작들을 실행할 능력을 지니고 있다. Additionally, the analyzer software has the capability to execute the input and output operations with peripheral devices of the data processing system.

전술하였듯이, 소프트웨어 분석기를 데이타 처리 시스템에다 이런식으로 부착시키는 데에 있어서, 소프트웨어 분석기는 프로우브 포인트들을 데이타 처리 시스템 하드웨어의 어디에다 접속시켜야 되는가에 대한 어떤 특정 지식이 없이도 시스템에다 매우 쉽게 부착시킬수 있다. Above As, according to to attach in this manner a software analyzer eda data processing system, the software analyzer sikilsu very easily attached eda system without the need for any specific knowledge on whether must connect the probe point -memorize data processing system hardware. 이 소프트웨어 분석기의 추가적인 잇점은 이것이 데이타 처리 시스템에 접속되는 하드웨어 장치임에 따라 소프트웨어 분석기는 데이타 처리 시스템에서 실행될 동작중인 소프트웨어와 독립적으로 사용될 수 있다는 것이다. Additional advantages of the analyzer software is software analyzer in accordance with this being a hardware device that is connected to the data processing system is that it can be used independently of the software that is the operation executed in a data processing system.

이제 제1도를 참조하면서, 소프트웨어 분석기의 기타 특징들을 설명할 것이다 소프트웨어 분석기는 사용자로 하여금 추적 램(319)내에서의 중앙처리장치 활동들의 기록을 제어하게 사용될 상태 A내지 D를 특정화 할 수 있게 하는 4개의 상태 레지스터(315)를 지니고 있다. With reference now to FIG. 1, will be described other features of the software analyzer software analyzer can be characterized for allowing a user track RAM 319, state A to D used to control the recording of the CPU activity in the there has four status register 315 that. 공통버스(200)상의 중앙처리장치의 활동은 어드레스 비교기(314), 데이타 비교기(313), 그리고 사이클 비교기(312)에 의해 상태 레지스터(315)의 상태들과 비교된다. Activity of the CPU on the common bus 200 is compared to the state of the address comparator 314, a data comparator 313, and state by the cycle comparator 312, a register 315. 이들 3개의 비교기의 출력은 추적 제어기(316)에의 입력이고, 이 추적 제어기(316)의 출력은 추적램(319)내에서의 중앙처리장치 활동의 기록을 제어한다. The outputs of these three comparators are input to a tracking controller 316, the output of the tracking controller 316 controls the recording of the activity of the central processing unit in the track RAM 319.

소프트웨어 분석기는 트리거 포인트 이전 또는 이후에 특정수의 중앙처리장치 활동들을 기록하게 운용자가 프로그램할 수 있다. Software analyzer operator has to record the activities of the central processing unit can be specified before or after the trigger point can be programmed. 예를 들어, 소프트웨어 분석기는 어떤 트리거 포인트 이전에 IK가치의 중앙처리장치활동을 그리고 트리거 포인트 이후의 7K의 활동을 기록하게 프로그램할 수가 있다. For example, the software analyzer can be a central processing unit activity of the IK value to any previous trigger point, and record the program of activities 7K after the trigger point. 위에서 언급하였듯이, 소프트웨어 분석기는 어떤, 특정화된 데이타 처리 시스템 메모리 위치로의 판독등과 같은 어떤 특정의 중앙처리장치 활동을 기록하게 프로그램할 수 있거나 또는 특정화된 채널 수를 지닌 주변 장치와 함께 모든 입, 출력 활동등과 같은 일단의 활동들을 기록할 수 있다. As mentioned above, the software analyzer which, characterizing the data processing system memory to record the program to certain central processing unit activity, such as reading, such as the location, or any input with having a specified number of channels, peripherals, it can record the activities of one and the same light output activity. 소프트웨어 분석기는 중앙처리장치 활동이 수정되고 있는 데이타 처리 시스템에 관해서는 완전히 수동적임에 따라 데이타 처리 시스템의 실행 내지 타이밍에 대해선 아무런 영향을 미치지 않는다. Software Analyzer does not affect to run about the timing of the data processing system, according to Im completely passive when it comes to data processing systems that are being modified by the central processing unit activity.

소프트웨어 분석기의 프로그래밍 및 동작은 입, 출력 제어기(307)및 단말장치(340)를 경유해서 운용자와 교통하는 마이크로프로세서(306)에 의해 제어된다. Programming and operation of the analyzer software are controlled by the microprocessor 306 via the input and output controller 307 and the terminal device 340 to communicate with the operator. 소프트웨어 분석기의 동작중인 시스템은 중앙처리장치 활동이 버스 인터페이스(305)를 통해 모니터하게 될 데이타 처리 시스템으로 부터 분석기의 32K판독/기록 메모리 램(309)로 입력된다. Running system software of the analyzer is input to 32K read / write memory RAM 309 of the analyzer from the data processing system to be monitored via a central processing unit activity bus interface 305. 이에 따라 소프트웨어 분석기의 동작 시스템은 새로운 특징을 제공하기 쉽게 수정되고 또한 소프트웨어 분석기의 동작 시스템에 입력하기 위해 소프트웨어 분석기에다 저장 장치를 직접 연결해야할 필요성이 배제된다. The software of the analyzer according to the operation system is easily modified to provide new features it is also ruled out the necessity to do connect the storage device directly eda software analyzer for inputting the operating system software of the equipment. 소프트웨어 분석기의 부트 스트랩핑(boot strapping)은 프롬(308)에 의해 제공된다. Ping bootstrap software analyzer (boot strapping) is provided by a prompt (308). 바람직한 실시 예에서, 램(309)은 32K바이트짜리 프로그램 가능한 메모리로 구성되고, 프롬(309)은 8K바이트 로 구성되어 있다. In the preferred embodiment, RAM 309 is composed of a 32K-byte programmable memory, prompting (309) consists of 8K bytes.

추적 램(319)내의 중앙처리장치 활동의 기록(또는 추적)은 추적 제어기(316)에 저장된 2개의 스테이터스 비트들에 의해 제어된다. The central processing unit recording the activity (or track) in the track RAM 319 is controlled by the two status bits stored in the tracking controller 316. 4개의 상태(AD)레지스터(315)는 이들 2개의 스테이터스 비트들을 수정하는 데 사용된다. Four states (AD) register 315 is used to modify the two status bits. 첫번째 스테이터스 비트는 추적비트이다. The first status bit is the bit tracking. 추적비트가 설정되었을때, 소프트웨어 분석기는 점진적으로 중앙처리장치 활동을 기록할 것이다. When track bit is set, the analyzer software will progressively recorded the CPU activity. 두번째 비트는 인에이블 비트이다. The second bit is an enable bit. 이 인에이블 비트는 상태 레지스I(315)에 의해 시험될 수 있고, 이 인에이블 비트가 설정되었을 경우 현재의 중앙처리장치의 활동이 추적비트를 세트시켜야하는가 또는 리세트시켜야 하는가를 결정할 수 있다. The enable bit may determine whether the status register can be examined by the I (315), the enable bit when set does the activity of the current central processing unit of the need to set the tracking bit or reset need.

중앙처리장치와 관련된 데이타 처리 시스템의 공통버스(200)상의 활동은 중앙처리장치 버스사용 검출 논리회로(301) 및 중앙 처리채널 번호 검출 논리회로(322)에 의한 소프트웨어 분석기에 의해 검출된다. Activities on the common bus 200 of the data processing system associated with the central processing unit is detected by the analyzer software by the CPU bus using detection logic circuit 301 and the CPU channel number detection logic circuit 322. 중앙처리장치 버스 사용 검출논리 회로(301)는 중앙처리장치가 공통버스(200)를 제어하도록 버스 마스터로 된 시점을 검출한다. The CPU bus using detection logic circuit 301 detects the start point in the bus master central processing unit to control the common bus 200. 중앙처리장치 채널번호 검출논리회로(322)는 공통버스의 중앙처리장치 채널 번호를 배치함으로써 공통버스상의 또 다른 장치가 중앙처리장치의 번지를 지정하는 그런 경우를 검출한다, 중앙처리장치와 관련된 활동이 공통버스상에서 검출되었을때, 어드레스 비트 및 상태들은 어드레스 레지스터(302)로 래치되고 데이타 비트 및 상태들은 레지스터(302)로 래치된다. CPU channel number detection logic circuit 322 is another device on a common bus by arranging the central processor channel number of the common bus is detected such a case that specifies the address of the central processing unit, an activity associated with the central processing unit this time is detected on a common bus, an address bit and status are latched in the address register 302 and status data bits are latched in register 302. 자동 어드레스 개발 논리회로(304)는 데이타 처리 시스템 의 중앙처리장치가 메모리 요구-이 안에서 중앙처리장치는 메모리로 부터 호출될 소프트웨어 명령들의 다수 워어드들중에서 첫번째 워어드의 어드레스만 제공함-를 할때 메모리내의 위치 어드레스를 자동적으로 증가 시키기 위해 사용된다. Providing only the address of the first Wars adjuster from a plurality War Admiral of the software instructions that will be called from the central processing unit includes a memory in the-automatic address development logic circuit 304 is a central processing unit of the data processing system memory requirements when a It is used to increase the location address in the memory automatically. 소프트웨어 명령들인 이들 다수의 워어드들은 메모리로 부터 회수되어 그 어드레스 및 논리회로(301)론 수반하지 않고서 공통버스를 통해 중앙처리장치로 이동되고 데이타가 공통버스상에 나타남에 따라 워어드의 어드레스 각각의 어드레스를 제공하게 되어 이 어드레스가 상태 레지스터(315)에서 특정화 된 어드레스들과 비교될 수 있게 된다. Software instructions, which are a plurality of War Admiral thereof are recovered from the memory, the address and the logic circuit 301 theory without being accompanied being over a common bus to a central processing unit data are war address of adjuster according to appear on the common bus each is the address of the service is possible that the address can be compared with the address specified from the status register 315.

제1도에 예시한 소프트웨어 분석기의 동작을 더 자세히 설명하기 이전에, 소프트웨어 분석기가 접속될 데이타 처리 시스템의 동작을 제3도 내지 제14도를 참조하여 설명한다. The operation of the analyzer software illustrated in Fig. 1 prior to the description in more detail will be described with reference to FIG. 3 to FIG. 14 the operation of the data processing system the software analyzer is connected. 데이타 처리 시스템 및 그 공통버스 운용에 대한 다음 설명은 존엘 컬리(John L.Curley)씨 등에게 특허된 "다수의 호출버스 사이클 동작을 제공하는 시스템"이란 제하의 미합중국 특허 제4,236,203호에서 발췌하였는 바, 본 명세서에서는 참고로서 기재하였다. The following description of the data processing system and a common bus operation is jonel Curly (John L.Curley) like it's patented "system, which provides a number of calls bus-cycle operation" means the unloading United States Patent No. 4,236,203 calls excerpts from the bar hayeotneun in the present specification by reference as noted below.

[데이타 처리 시스템의 공통버스] - a common bus of a data processing system;

바람직한 실시예의 데이타 처리 시스템의 공통버스는 이 시스템의 2개의 유니트간에 통신로를 제공한다. The common bus of the preferred embodiment of data processing system provides a communication path between two units in the system. 이버스는 설계상 비동기 상태에 있고 버스에 접속된 다양한 속도의 유니트들이 동일 시스템에서 효율적으로 작동시키는 것이 가능하다. Fiber seuneun it is possible to design the asynchronous state and the variable speed unit connected to the bus to operate efficiently in the same system. 이시스템에 사용된 버스의 설계는 이송, 인터럽트, 데이타, 스테이터스, 그리고 지휘 이송등을 포함한 통신을 허용한다. Design of a bus used in the system is transferred, and allows the communication, including interrupts, data, status, and command transfer and the like. 전형적인 시스템의 전반적인 구성에 대해서는 제3도에 도시되어 있다. For the overall configuration of a typical system is shown in the Figure 3.

[버스 요구 및 응답사이클] [Bus request and response cycle;

버스는 임의의 2개의 유니트가 공통(분배)신호 경로를 경유해서 소정의 시간에 서로 통신하게 하는데, 통신하기를 원하는 유니트는 버스 사이클을 요구한다. The bus to the arbitrary two units via a common (allocation) signal path to communicate with each other at a given time, the desired unit to communicate requests a bus cycle. 그 버스 사이클이 허용되었을 때, 그 유니트는 마스터가 되어 그 슬레이브로써 시스템의 어느 다른 유니트의 번지를 지정한다. When that bus cycle is accepted, and the unit designates the address of any other unit in the system as the slave are the master. 대부분의 이송은 마스터에서 슬레이브 방향으로 이루어진다. Most of the transfer is made from the master to the slave direction. 몇몇 유형의 버스 상호 교환에는 응답 사이클(예를 돌어, 단일의 호출 메모리판독)이 요구된다. Bus interchange of some type of a response cycle (for doleo, one call for a memory read) is required. 응답 사이클이 요구되는 경우에는, 요구자는 마스터의 역할을 맡은면서 응답이 요구됨을 가리키며, 그리고 슬레리브에게 그 자신을 확인시킨다. If the response cycle request, the requester indicates a response is required while in the role of a master, and then check with the sled rib itself. 요망된 정보가 이용 가능하게 되었을때(슬레이브 응답시간에 따라서), 그때 슬레이브는 마스터의 역활을 수행하고 요구중인 유니트로 이송을 개시한다. When the desired information is made available (depending on slave response time), then the slave performs the role of master, and initiates a transfer to the unit are required. 이에따라 이 경우에 2개의 버스 사이클을 취하고 있는 단일 호출 상호 교환을 완성한다. Yiettara to complete a single call to the interchange that takes two bus cycles in this case. 이들 2개의 사이클(요구 사이클과 응답 사이클)간의 버스에 대한 간섭시간은 이들 2개의 유니트를 수반하지 않은 타 시스템의 트래픽에 사용될 수도 있다. Interference time on the bus between these two cycles (the request cycle response cycle) may also be used for other system traffic not involving these two units.

몇몇 유형의 버스 상호 교환은 2개의 응답 사이클(예를 들어, 2중 호출 메모리 판독)을 요구한다. Several types of bus interchange require a response cycle of two (e. G., Memory read out of the call. 2). 2개의 응답 사이클이 요구되는 경우, 요구중인 유니트는 마스터의 역할을 맡아 2개의 응답(이송될 각각의 워어드에 대해 반응이 하나씩임)이 2중 호출 인디케이터를 설정함으로써 요구되고 있음을 가리키고, 그리고 그 자신을 슬레이브에게 확인시킨다. 2, when the requirements of acknowledgment cycle, the request being units point that take the role of master 2 response (the response for each War Admiral is transported one by one Im) is required by setting the call indicator of the two, and It confirms himself a slave. 첫번반응 사이클을 개시하기 이전에, 슬레이브는 정보중 첫번째 및 두번째 워어드 양자가 응답중인 유니트(슬레이브)내에 존재하고 있음을 입증한다. Prior to starting the reaction The first cycle, the slave will demonstrate that the present in the units (slave) are first and second War Admiral both the response of the information. 요망한 정보의 제1워어드가(슬레이브 반응 시간에 따라서) 이용 가능하게 되었을때, 그후 슬레이브는 마스터의 역할을 맡아 요구중인 유니트로의 이송 을 개시한다. When the first War Admiral of the desired information is made available (depending on slave response time), after which the slave is to take the role of master and starts a transfer of a request being the unit. 첫번째 응답 사이클 동안 양쪽 워어드가 응답중인 유니트에 나타났을 경우, 응답중인 유니트는 2중 호출 인디케이터를 다시 설정함으로써, 즉 3개의 응답 사이클중 첫번째 응답 사이클 그리고 2번째 응답 사이클의 뒤따를 것이라는 것을 요구중인 유니트에게 가르킬 것이다. If they appear on the unit that is both War Admiral respond during the first response cycle, the response being units being required to by re-setting the Call indicator of 2, that will to follow the first response cycle of the three response cycle and the second response cycle It will point to the unit. 그후 요망한 정보의 2번째 워어드가 이용 가능하게 되고, 슬레이브는 다시 마스터의 역할을 맡아 요구중인 유니트로 이송을 개시한다. Then it becomes possible that the second War Admiral of the desired information is available, the slave will again take to initiate a transfer request unit that is acts as a master. 2번째 응답 사이클 동안, 응답중인 유니트는 2중 호출 인디케이터를 설정하지 않아 요구중인 유니트에게 이것이 마지막 응답 사이클임을 가리킨다. 2 During the second cycle, the response, the response being a call indicator unit is not set in two units that are required to indicate that this is the last response cycle. 이에 따라 이 경우에 3개의 버스 사이클을 취하는 2중 호출 상호 교환을 완성 한다. Accordingly, to complete the call to the interchange of the 2 takes three bus cycles in this case. 이들 3개의 사이클중 어느 2개간의 버스에 대한 간섭 시간은 이들 2개의 유니트들을 수반하지 않은 기타 의 트래픽을 위해 사용될 수 있다. Interference time for the bus of any two of these three clearing cycles can be used for other traffic not involving these two units.

첫번째 워어드만 응답중인 유니트에 나타나는 2중 호출 요구의 경우, 정보가 이용 가능하게 될때, 응답중인 유니트는 2중 호출 인디케이터가 요구중인 유니트에게 첫번째 응답 사이클이 마지막 응답사이클이 될것임을 가리키면서 설정되지 않은 단일응답사이클에 따라 답변한다. In the first War Admiral only called in the second appearing in the response that are units required, the information when it is available, the response being the unit is the first response cycle to the unit are in a call indicator is required of the two is not set, pointing that will be the last response cycle the answer based on a single response cycle. 이에 따라 이 경우에 2개의 버스 사이클(요구 사이클 및 단일 응답 사이클)을 취하는 상호교환이 완성된다. In this interchange to take two bus cycles (cycle request and a single response cycle) is completed in this case accordingly. 2중 호출요구를 발생시켰던 유니트는 여전 히 정보의 2번째 워어드를 요망할 경우, 요구중인 유니트는 요구 사이클을 계시하여야 하고 메모리 판독의 경우에 요망한 2번째 워어드의 어드레스를 마련해야 한다 단일 또는 2중 호출요구일 수도 있는 이러한 2번째 요구는 두번째 요구되었던정보의 첫번째 워어드를 내포한 슬레이브 유니트에 의해 응답될 것이다. Units that had generated the call request of 2 is still If desired a second War Admiral of information, the request being unit shall provide an address of a second War Admiral desired in the case of must and the memory read timing a request cycle, a single or the second requirement, which may be called in the second request will be answered by the slave unit contains the first War Admiral was the second request for information.

[버스 신호 및 타이밍] [Bus signal and timing;

마스터는 버스상의 기타 어떤 유니트를 슬레이브로서 지정할 수 있는데, 이것은 슬레이브 어드레스를 어드레스 리이드상에 놓음으로써 행한다. The master can be specified for any other unit on the bus as a slave, this is carried out by placing the slave address on the address leads. 예를 들어 메모리 기준 신호 A(BSMREF)라 취하는 부속의 제어 리이드의 상태에 따라서 2개의 해석중 어느 쪽으로도 할 수 있는 24개의 어드레스가 있다. For example, according to the memory A reference signal (BSMREF) referred to the state of the control leads of the parts takes 24 has an address which can be any of the two analysis side. 메모리 기준 신호가 2진수 제로인 경우, 제3도의 포오맷은 최소 유효 자리수 비트인 24번째 그러한 리이드를 지닌 어드레스 리이드에 인가된다. If the memory reference signal is zero in binary, a PO ohmaet 3 degrees is applied to the address leads with the least significant digit bit in the 24th such lead. 유의할 점은 본 명세서에 사용된 용어인 2진수 제로 및 2진수 1은 각각 전기신호의 로우 및 하이 상태를 칭하는데 사용된다는 것이다. It is noted that the term of a binary zero and a binary 1 as used herein is that used to refer to low and high states of electrical signals respectively. 메모리 기준 신호가 2진수 1인 경우 제5도에 도시한 바와 같은 그러한 24비트에 대한 포오맷이 인가된다. If the memory reference signal is a binary 1 is applied to the fabric ohmaet for such 24 bits as shown in FIG. 5. 본질적으로, 메모리가 번지 지정되고 있을때, 버스가 2번째 바이트 에서 24번째 바이트까지 인에이블되어 메모리에 직접 번지 지정될 수 있다. In essence, when the memory is assigned address, the bus is enabled at the second byte to the 24th byte to the memory address may be specified directly. 유니트들이 제어 정보 데이타 또는 인터럽트를 통과시키고 있을때, 그들은 서로 채널 번호 만큼 번지 지정한다. And when units are passing control information, data or interrupts, they address each other by channel number specified. 채널 번호는 2에서 10번째 채널까지 버스에 의해 번지 지정되도록 하는데, 이러한 이송이 의미하는 2내지 6번째 가능한 기능중 어느 것을 지정하는 6비트 기능 코우드가 채널 번호와 함께 통과시킨다. To be designated by the channel number address bus 2 to the 10th channel, it is passed through a 6-bit function Code to specify which of the two to six second possible function for these two means together with the channel number.

마스터가 슬레이브로 부터 응답 사이클을 요구할때,마스터는 BSWRITE라 부르는 제어 리이드의 1상태(판독 명령)만큼 슬레이브에 가리킨다(기타 상태는 응답 즉, 기록명령을 요구하지 않음) 이 경우, 마스터는 채널 번호에 의해 그 자체의 입장을 슬레이브에 대응하여 제공한다. When the master requests a response cycle from the slave, the master indicates the slave by one state (read command) of BSWRITE, called control lead (Other condition is the response that is, not requiring a write command). In this case, the master channel number by providing in response to the position of the slave itself. 버스 어드레스 리이드들에 반대되는 것과 같은 데이타 리이드들은 어떤응답이 BSDBPL-(그 이의의 상태는 2중 호출 즉, 단일 호출을 요구하지 않음)라 부르는 제어 리이드를 요구할때 마스터의 인식을 표시하는 제6도의 포오맷에 따라 코우드화된다. Sixth indicating the recognition of a master time data bus address leads, as opposed to the leads which are a response is BSDBPL- (the counter status of the calls of the two that is, it does not require a single call) la require a call control lead Wood is co-Tues depending on the degree Four ohmaet. 슬레이브가 마스터의 요구에 응답할때, 이와동일한 제어 리이드(BSDBPL-)의 1상태는 이 응답사이클이 2개의 응답 사이클중 첫번째 응답사이클(그 이의의 상태는 이것이 2중 호출 동작의 마지막 응답사이클임을 가리킴)인 요구중인 유니트에 표시하는데 사용된다. When the slave responds to the master's request, one state of this same control lead (BSDBPL-) is a response cycle is the first response cycle of two response state (the counter of the cycle, this is the last response cycle of the second operation of the call that pointing) is used to indicate the units that are in demand.

분배된 타이 브레이킹(tie-breaking)회로망은 버스 사이클을 허용하고, 버스 사용을 위한 동시 요구들을 결정하는 기능을 제공한다. The tie-breaking (tie-breaking) distribution network provides a function that allows the bus cycle, and determining simultaneous request for bus use. 우선순위는 버스상의 물리적인 위치를 토대로 허용되어, 최고위 우선순위는 버스상 의 제1유니트에 주어지는데, 타이 브레이킹 기능을 성취하기 위한 논리는 버스에 연결된 모든 유니트들간에 분배되고, 이것은 미합중국 특허 제4,030,075호 및 그것을 개량한 미합중국 특허 제4,096,569호에 충분히 설명되어 있는 바, 이들 양자를 참고 목적상 본 명세서에 기재하였다. Priority is allowed on the basis of physical position on the bus, the highest priority is given to the first unit of the bus, logic to accomplish the tie-breaking function is distributed among all units connected to the bus, which is U.S. Patent No. bar, which is fully described in No. 4,030,075, and U.S. Patent No. 4,096,569 that improved call, refer to both of them are shown in the purposes of this specification. 전형적인 시스템에서 메모리는 최고위 우선순위가 허용되고 중앙의 프로세서는 최하위 우선순위가 허용되며, 기타의 유니트들은 그 실행요망을 토대로하여 위치하고 있다. In a typical system, the memory is the highest priority is allowed and a central processor is allowed to the lowest priority, the other units are located in on the basis of the desired execution. 중앙의 프로세서에 대한 타이브레이킹 기능을 성취하기 위한 논리는 제10도에 도시되어 있고 메모리에 대해서는 제11도에 도시되어 있다. The logic to accomplish the tie-breaking function for the central processor is illustrated in Figure 10 and has been in the memory 11 illustrated in FIG.

따라서 제2도를 참조하면, 본 발명의 전형적인 시스템은 메모리(1-202) 내지(N-204) -이러한 메모들은 최고위 우선 순위를 지니고 있고 중앙의 프로세서(206)는 최하위 우선 순위를 지니고 있음-와 결합된 다수 라인 버스(200)를 포함하고 있음을 알수있다. Thus, referring to FIG. 2, a typical memory system (1-202) to (N-204) of the present invention that such a note will have the highest priority and the processor 206 of the central has the lowest priority - includes a number line bus 200 in conjunction with a can know that the. 또한, 버스에 연결된 것으로는 예를 들어 과학적인 연산장치(208) 및 다양한 제어기(210)(212)(214)이다. Further, as connected to the bus are, for example, a scientific calculator 208 and various controllers 210, 212, 214. 제어기(210)는 예를 들어 4개의 유니트인 기록 주변장치(216)를 제어하게 결합되어 있다. Controller 210 may, for example, is coupled to control the four units of record peripheral 216. The 제어기(212)는 모뎀장치들을 통해 통신제어를 제공하도록 사용되는 반면, 제어기(214)는 테이프 주변장치(218)또는 디스크 주변장치(220)등과 같은 대량 저장장치들을 제어하게 이용된다. Controller 212 is used to control mass storage devices, such as communication, while used to provide a control, the controller 214 is a tape peripheral device 218 or a disk peripheral device 220 via the modem device. 이미 설명하였듯이, 버스(300)와 결합된 장치들중 어느 하나는 메모리나 버스에 연결된 어느 다른 유니트의 번지를 지정한다. As previously described, any of the devices coupled to the bus 300 specifying the address of any other unit connected to the memory or the bus. 따라서 테이프 주변장치(218)는 제어기(214)를 통해 어드레스 메모리(202)를 번지 지정한다. Therefore, the tape peripheral 218 designates the address memory 202 via the address controller 214.

후에 설명하겠지만, 버스에 직접 결선된 유니트들 각각은 미합중국 특허 제4,030,075호 및 그것을 개량시켰다할 수 있는 미합중국 특허 제4,096,569호에 예시되고 기술된 타이브레이킹 논리를 포함하고 있고, 더우기 이들 유니트들 각각은 전형적인 2중 호출 메모리 어드레스를 위해 제11도,제11(a)도를 그리고 전형적인 2중 호출 중앙 프로세서 어드레스 논리를 위해 제13도,제13(a)도를 참조하여 설명한 바와 같은 어드레스 논리를 포함하고 있다. After it will be discussed, and to each of the directly-connected unit on the bus contains a U.S. illustrated in Patent No. 4,096,569 No. and described tie-breaking logic to U.S. Patent was improved claim 4,030,075 call and that, In addition each of these units is typical 2, the 11th to call a memory address of the FIG., the 11 (a) nor the and the typical two claim 13 for the call center processor, the address logic of, and claim 13 (a) includes the address logic as described with reference to FIG. have. 전형적이고도 기본적인 제어기를 위한 어드레스 논리는 또한 미합중국 특허 제4,030,075호에 설명되어 있다. Address logic for a typical basic jeokyigodo controller is also described in U.S. Patent No. 4,030,075. 또한 유니트(216)(218)(220)등과 같이 버스에 집적 결선되지 않은 유니트들은 타이 브레이킹 논리를 지니고 있다. In addition, units 216 218 units that are not integrated to the bus connection, such as 220, may have the tie-breaking logic.

채널 번호는 메모리 어드레스에 의해 식별되는 메모리형 처리 요소들을 제의하곤 특정 시스템의 매단부 포인트마다 존재할 것이다. Channel number is used to offer the memory type processing elements identified by the memory address will be present for each point suspended part of a particular system. 채널 번호는 이러한 장치 각각에 대해 할당된다. Channel number is assigned for each such device. 완전 듀플렉스 장치들 뿐만 아니라 하프 듀플렉스 장치들은 2개의 채널번호를 이용한다. Full duplex devices as well as half-duplex devices utilize two channel numbers. 출력만 또는 입력만의 장치들은 각기 1채널 번호만 사용한다. Output only or input only devices use only one channel number to each. 채널 번호들은 용이하게 변경 가능하고 따라서 1개 또는 그 이상의 16진수 로우터리 스위치들(썸 휘일스 위치( ; thumb wheel switch)이 유니트의 어드레스를 가리키거나 설정하기위해 버스와 연결된 그러한 유니트 가각에 대해 활용된다. 따라서 어떤 시스템의 형태가 이루어졌을때, 그 특정 시스템에 대해 적합한 버스에 연결된 특정 유니트를 위해 채널 번호가 지정될 수 있다. 일반적으로 다수의 입 출력(I/O)포오트 들을 지닌 유니트들은 블럭을 이룬 연속적인 채널 번호들을 요구할 것이다. 예를 들어, 4포오트 유니트는 로우터리 스위치를 사용하여 어떤 채널 번호의 상위 7비트를 할당할 것이고 그 보다 더 낮은 3비트를 사용하여 포트수를 정의하고 입력포트들을 출력포트들로 부터 구별지을 것이다. 슬레이브 유니트의 채널수는 제5도에 도시하였듯이 모 Channel numbers are easily changeable, and therefore one or more hexadecimal low battery switches (thumb wheel switch (; for the thumb wheel switch) such units gagak connected to the bus in order to key or set point to the address of the unit is utilized. Thus, when in the form of a system been made, the channel number may be designated for the particular unit connected to a suitable bus for that particular system. in general, a plurality of input and output (I / O) unit with the capsule Haute It will require successive channel number achieved a block, for example, 4 four Haute unit using the lower 3 bits than would be assigned to the upper 7 bits of a channel number by using the low-battery switch the number of ports will build define and distinguish input ports from output ports. as the number of channels of the slave units are shown in FIG. 5 Mo 비메모리 이송을 위해 어드레스 버스상에 나타날 것이다. 각각의 유니트는 그수를 그 자신에 내장하고 있는 번호(로우터리 스위치에 의해 내부에 저장됨)와 비교한다. Ratio will appear on the address bus to the memory transfer. Compares each unit (stored therein by the low battery switch) the geusu its own number that is embedded in.

비교를 행한 유니트는 정의상 슬레이브이고 그 사이클에 응답하여야 한다. Unit performs the comparison by definition, the slave, and must respond to that cycle. 일반적으로, 단일 시스템의 2개 의 포인트들은 어느것도 동일한 채널 번호에 할당되지 않을 것이다. In general, the two points in a single system are neither will not be allocated to the same channel number. 제5도에 도시하였듯이, 어떤 특정 버스 또는 입 출력 기능은 비메모리 이송을 위해 버스 어드레스 리이드들의 비트 18 내지 23에 표시된 것처럼 실행할 수 있다. As it is shown in FIG. 5, a particular bus, or input and output functions can be carried out as shown in the bits 18 to 23 of the bus address leads for non-memory transfer. 기능 코우드들은 출력 또는 입력 동작들을 지정할 수도 있다. Function Code may designate output or input operations. 모든 홀수 기능 코우드들은 출력 이송(기록)을 지정하는 반면 모든 짝수 기능 코우드들은 입력이송 요구들(판독)을 지정한다. All odd function Code are all even function Code while specifying the output transfer (recording) are specified, the input transfer requests (read). 예를 들어, 00(베이스 16)의 기능코우드는 단일의 호출 메모리 판독을 지시하게 사용되고 20(베이스 16)의 기능 코우드 는 2중 호출 판독 동작을 가리키게 사용될 것이다. For example, 00 (base 16) function is used to indicate a single call Koh lifting memory read function of the Code of 20 (base 16) will be used to point to the read operation of the second call. 중앙의 프로세서는 입 출력 명령을 위해 6비트 기능 코우드 영역중 최소 유효자리수 비트 23을 검사하고, 그 방향을 지정하기 위해 버스 리이드를 사용한다. The central processor examines the 6 bit function Code area 23 of the least significant digit bit for the input and output command and uses a bus lead to designate the direction.

다양한 출력 및 입력기능들이 있는데, 이 출력기능들중의 하나는 어떤 데이타량, 예컨대 16비트를 버스로 부터 채널 내로 로드하는 명령이 있다. There are various output and input functions, one of the output function have a certain amount of data, such as commands for loading into the channel from the 16-bit bus. 개별적인 데이타 비트들의 의미는 부품 특성이지만, 데이타 양은 특정 부품 기능성에 따라서 저장되고 보내지고 전송될 데이타를 나타내도록 취해진다. The meanings of the individual data bits are taken, but part properties, the amount of data to represent the data to be sent is stored and transmitted in accordance with a particular functional parts. 또 다른 그러한 출력 기능은 명령 기능임에 따라 예를 들어 24비트 양이 채널 어드레스 레지스터(도시생략)에 로드된다. Another such output function is for example depending on the command functions being loaded on a 24-bit positive channel address register (not shown). 이 어드레스는 메모리 바이트 어드레스이고 채널이 데이타의 입력 또는 출력을 개시할 메모리내의 시동위치를 나타내며, 기타 다양한 출력 기능들에는 어떤 특정 이송을 위해 채널에 할당된 메모리 버퍼의 크기를 정의하는 출력범위 명령, 그 각자의 비트들에 의해 특정 응답들을 야기시키는 출력 제어 명령, 프린트 명령등과 같은 출력 업무기능, 단말 장치 속도, 카드 판독 코우드등과 같은 기능들을 가리키는 명령인 출력 형태, 그리고 제7도에 도시한 바와 같은 포오맷에 따라 16비트 워어드를 채널로 부하하는 명령인 출력 인터럽트 제어등이 포함된다. The address is a memory byte address and the channel represents the starting location in memory to initiate input or output of data, a variety of other output functions include an output range that defines the size of the memory buffer assigned to the channel for a particular transfer command, output control commands, output task functions such as print command, etc. which lead to a specific response by their respective bits, the terminal apparatus speed, a command indicating the functions such as a card reading Code-output type, and illustrated in claim 7 also a capsule according to ohmaet as described, and the like of the output interrupt control command to load the 16-bit Words adjuster to the channel. 처음 10비트는 중앙의 프로세서 채널 번호를 가리키고 비트 10 내지 15는 인터럽트 레벨을 가리킨다. The first 10 bits point to the central processor channel number bits 10 to 15 indicate the interrupt level. 인터럽트가 있자마자, 중앙의 프로세서 채널은 어드레스 버스상으로 되돌아오는 반면, 인터럽트 레벨은 데이터 버스상으로 되돌아 온다. As soon as an interrupt while the processor of the central channel is returned to the address bus, the interrupt level is returned onto the data bus.

입력기능들은 입력 데이타가 장치로 부터 버스로 이송되는 이러한 경우를 제의하곤 출력기능들과 유사한 기능들을 포함하고 있다. Input functions include functions similar to the output functions used to offer such a case that the input data is transferred to the device from the bus. 따라서, 입력범위 명령뿐만 아니라 과업 형태 및 입력명령이 포함된다. Accordingly, it is not only the input range commands that task type and an input command. 부가적으로, 장치식별 명령이 포함됨에 따라, 채널은 그 장치식별 번호를 버스상에 놓는다. Additionally, depending on the included identification device, the command, the channel places a device identification number that the bus. 또한 2개의 입력명령이 포함 됨에 따라 스테이터스 1또는 스테이터스 워어드 2가 방금 설명한 바와 같은 채널로 부터 버스상에 놓여진다. And then placed on the channels from the same status as the first or second adjuster Status Words just described as the bus includes a two input command.

스테이터스 워어드 1로부터 나은 지시에는 예를 들어 특정 장치가 동작할 수 있느냐의 여부, 버스로 부터 정보를 받아들일 준비가 되어 있느냐의 여부, 어떤 오류 스테이터스가 있느냐의 여부, 또는 주의가 요구되느냐의 여부가 포함된다. Whether doeneunya status Wars Advent better indication from 1 include, for example, whether or not whether a particular device can be operated, if the whether is ready to accept information from the bus, whether whether any error status, or needs attention It is included. 스테이터스 워어드 2는 예를 들어 수정 가능하지 않은 메모리 또는 수정된 메모리 오차가 있는냐, 법적인 명령이 있느냐 또는 예를 들어 존재하지 않은 장치 또는 원이 있느냐에 따라 패리티의 표시를 포함할 수 있다. Status Words adjuster 2 may comprise an indication of the parity according to the modified example, the memory or correcting memory errors itneunnya is not possible, whether a legal command or for example whether the source device or not are present.

이미 언급하였듯이, 독특한 장치 식별 번호는 버스에 연결된 상이한 유형의 매 장치마다 할당된다. As already mentioned, a unique device identification number is assigned to every different type of device connected to the bus. 이 번호는 입력장치 식별이라 칭하는 입력기능 명령에 반응하여 버스상에 나타난다. This number appears on the bus in response to the input function command, it referred to as identifying input device. 이 번호는 제8도에 도시한 포오맷 형태로 데이타 버스상에 놓인다. This number is placed on the data bus by a port ohmaet form illustrated in Figure 8. 편의상, 이 번호는 이 장치를 식별하는 13비트(비트 0 내지 12)그리고 요망될 수도 있는 장치의 어떤 기능성을 식별하는 3비트(비트 13 내지 15)로 나누어진다. For convenience, the number is divided by 13 bits (bits 0 to 12) and three bits identifying certain functionality of the device, which may be desired (bit 13 to 15) that identifies the device.

중앙의 프로세서를 인터럽트하기를 원하는 유니트는 버스 사이클을 요구한다. Unit wishing to interrupt the central processor requests a bus cycle. 이 버스 사이클이 혀용되었을때, 이 장치는 그 인터럽트 벡터를 버스상에 놓게 되는바, 이 인터럽트 벡터는 중앙의 프로세서의 채널 번호 및 인터럽트 레벨번호를 포함하고 있다. When this bus cycle is hyeoyong, this device has a bar, the interrupt vector which is to put the interrupt vector on the bus contains the channel number and the interrupt level number of the central processor. 따라서 이 장치는 그 인터럽트 벡터로서 마스터의 채널 번호 및 그 인터럽트 레벨번호를 제공한다. Therefore, this device provides the master channel number and the interrupt level number as the interrupt vector. 이것이 중앙의 프로세서의 채널번호인 경우, 중앙의 프로세서는 나타난 레벨이 숫자적으로 현재의 내부의 중앙의 프로세서 레벨보다 더 작을 경우에 그리고 중앙의 프로세서가 또 다른 인터럽트를 바로 받아들일 수 없을 경우에 인터럽트를 받아들일 것이다. If this is the channel number of the central processor, the central processor interrupts in a case smaller than the indicated level numerically of the current internal central processor level and if you can not accept that the central processor immediately receives another interrupt It will accept. 이러한 수령은 버스 ACK 신호(BSACKR-)로 가리켜진다. This receipt will be pointed to by bus ACK signal (BSACKR-). 중앙의 프로세서가 인터럽트를 받아들일 수 없을 경우에, NAK 신호가 회복된다.(BSNAKR-) NAK(때때로 NACK로 부르기도 함) 신호를 수신하는 장치들은 정상적인 인터럽트 기능 회복을 가리키는 신호가 중앙의 프로세서(BSRINT-)로 부터 수신될때 다시 시도할 것이다. In the case of the central processor can not accept the interrupt, a NAK signal is restored. (BSNAKR-) NAK (sometimes referred to as NACK FIG hereinafter) apparatus for receiving an interrupt signal are normal functions of the central processor, the signal points to recover ( when receiving from BSRINT-) will try again. 중앙의 프로세서 는 그것이 레벨 변화를 완료했을때, 이 신호를 발하게 되므로 다시한번 인터럽트들을 받아들일 수 있다. The central processor when it completed a level change, emit a signal so it can accept them once again interrupted. 마스터의 채널 번호는 1개 이상의 채널이 동일한 인터럽트 레벨에 있을 수 있기 때문에 사용상 벡터 형태로 공급 된다. The channel number of the master is supplied in use with vector form because of one or more channels can be on the same interrupt level. 인터럽트 레벨 0은 이것이 유니트가 인터럽트 하지 않을 것이라는 것을 의미하게 정의되어 있기 때문 에 특정한 의미를 지니고 있다. Interrupt level 0 can have a particular significance because it is defined to mean that this unit is that you do not interrupt. 제9도는 버스타이밍 구성도를 예시하고 있는데, 이후 보다 구체적으로 설명 할 것이다. There is illustrated a ninth turn the bus timing diagram and will be more specifically described later. 그러나 일반적으로 타이밍은 다음과 같다. In general, however, the timing is as follows. 타이밍은 버스에 연결된 마스터 유니트로 부터 슬레이브 유니트로의 모든 이송들로 인가된다. Timing is applied to all of the transfer to the slave units from the master unit connected to the bus. 이송이 일어날 수 있는 속도는 시스템의 형태에 의존한다 즉, 버스에 보다 많은 유니트가 연결되어 있고, 버스가 보다 길때는 전파지연 때문에 버스상에서 통신하는데 보다 긴 시간이 걸린다. Speed ​​at which the transfer can occur is dependent upon the type of system, that is, there are many more units are connected to the bus, it takes a longer period of time to communicate over the bus due to propagation delay is longer than when the bus. 한편, 버스상에 유니트가 보다 더 작게 되면 응답 시간이 줄어든다. On the other hand, if the bus is smaller than the unit, it reduces the response time.

따라서, 버스 타이밍은 성질상 실제로 비동기적이다. Accordingly, the bus timing is actually the asynchronous nature. 버스 사이클을 요구하는 마스터는 버스 요구를 행할 수 있다. Master requesting the bus cycle can be carried out for the bus request. 신호 BSDCNN-는 버스상의 모든 유니트들에 공통되고, 2진수 제로일 경우에는 적어도 1개의 유니트가 버스사이클을 요구하고 있음을 가리킨다. BSDCNN- signal indicates that the case of being common to all units on the bus, a binary zero, the at least one unit demands a bus cycle. 버스사이클이 허영되었을때, 신호 BSDCNN-는 제10,11도에 관하여 좀더 구체적으로 설명한 바와 같은 타이 브레이킹 기능이 완전하고 이제 1개의 특정 마스터가 버스 제어를 갖는다는 것을 가리키면서 2진수 제로가 된다. When the bus cycle is vanity, signal BSDCNN- is pointing to the tie-breaking function is complete as described in more detail with respect to claim 10, 11 Figure 1, and now has a specific master is controlling the bus is a binary zero. 신호 BSDCNN-이 2진수 0이 될때, 마스터는 이송될 데이타를 버스에 인가한다. The BSDCNN- signal when the binary number 0, the master applies the data to be transferred to the bus. 버스상의 각각의 유니트는 신호 BSBCNN-으로 부터 내부의 스트로브를 전개시킨다. Each unit is then deployed inside of the strobe signal from the BSBCNN- on the bus.

스트로브는 BSDCNN-신호의 2진수 상태의 수신으로 부터 예를 들어 약 60나노 세컨드동안 지연된다. Strobe, for example from the reception of the binary state of the BSDCNN- signal is delayed for about 60 nanoseconds. 슬레이브에서 지연이 완료되었을때, 버스 전파시간 변동들이 고려될 것이고 각각의 슬레이브 유니트는 그 어드레스(메모리 어드레스나 채널번호)를 식별할 수 있게 될 것이다. When the delay is complete in the slave, the bus propagation time variations will have to be considered, each of the slave units will be able to identify its address (memory address or channel number). 번지 지정된 슬레이브는 이제 이들 응답중 하나 즉, ACK,NAK또는 WAIT신호 또는 좀더 구체적으로 말해 BSACKR-BSNAKR-, 또는 BSWAIT신호를 만들수 있다. Address assigned slave is one of these response Now or, put the ACK, NAK or WAIT signal or more specifically can create a BSACKR-BSNAKR-, or BSWAIT signal. 이 응답은 버스상에 보내져서 슬레이브가 요구된 작용을 식별하는 마스터에의 신호로서 가능하다. The response can be sent on the bus as a signal to the master that the slave is required to identify an action. 그후 제어 라인들은 제9도에 도시하였듯이 순서적으로 2진수 1상태로 회복한다. Then control lines As shown in FIG. 9 will be recovered by ordinal a binary 1 state. 따라서 버스 핸드세이크(hand-snake)는 완전히 비동기적이고, 각각의 천이는 앞의 천이가 수신되었을때 단지 일어날 것이다. Therefore, the bus handshake (hand-snake) and is fully asynchronous and each transition will only occur when the preceding transition has been received. 따라서 별개의 유니트들은 스트로브 및 ACK 등간의 상이한 길이의 시간을 칠하게 될 것이고, 천이는 그 내부 기능성에 의존하게 될 것이다. Therefore, a separate unit will be set to seven different times of the length of the strobe and the ACK deunggan, the transition will be dependent upon the functionality therein. 버스타임아웃트 기능은 일어날 수 있는 행업(hang up)들을 예방하게 존재 한다. Bus timeout bit capability exists to prevent a hang (hang up) can occur. 버스를 통해 이송되어질 정오는 예를 들어 다음 즉, 24개의 어드레스 비트, 16개의 데이타 비트, 5개 의 제어비트 그리고 5개의 완전(integrity)비트들로 구분 지을수 있는 50개의 신호 또는 비트들을 포함할 수 있다. Be transferred over the bus at noon, for example, then that is, it may include 24 address bits, 16 data bits, five control bits and the 50 signals or bits which jieulsu divided into five complete (integrity) bit have. 다양한 이들 신호들은 후에 상술할 것이다. A variety of these signals will be described in detail later.

제10도,제11도에 관하여 보다 구체적으로 설명된 타이브레이킹 기능은 서어비스를 위해 상이한 유니트로부터 동시적인 요구들을 결정하고 위치적인 우선순위 시스템을 토대로 하여 버스 사이클들을 허용하는 기능이다. Article 10 also, the tie-breaking function as more specifically described with respect to claim 11 is also a function of determining simultaneous requests from different units for seoeobiseu and allows the bus cycle based on a positional priority system. 앞서 설명하였듯이 메모리는 최고위 우선 순위를 가지고 있는 중앙의 프로세서는 최하위 우선순위를 가지고 있어 그들은 물리적으로 버스(200)의 반대쪽 끝에 위치하고 있다. As previously described memory of the central processor with the highest priority has got the lowest priority they are physically located in the opposite end of the bus (200). 기타 유니트들은 중간위치들을 점유하고 그 근접성 면에서 버스의 메모리에 가까운쪽이 우선순위를 가지고 있다. Other units may have a closer priority to the memory bus in the proximity surface and occupy an intermediate position. 우선순위 논리는 타이브레이킹 기능을 성취하기 위해 버스에 직접 연결된 유니트들 각자에 포함되어 있다. Priority logic is included in each of the unit is connected directly to the bus in order to accomplish the tie-breaking function. 이러한 각 유니트의 우선순위 회로망은 승인된 플립플롭을 포함하고 있다. First, for each of these units priority network it includes a flip-approved. 임의의 시점에서 어떤 특정의 허용된 1개의 플립플롭만 설정될 수 있고, 그 유니트는 정의상 그 특정 버스 사이클을 위한 마스터이다. Can be set to only a particular one of the flip-flop allowed at a particular time, the unit is the master for that specific bus cycle definition. 유니트는 임의의 시점에 사용자 요구를 할 수도 있어서, 그 사용자는 플립플롭은 세트될 것이고, 각기 미래의 버스 사이클을 나타낼 것이다. The unit according to the user may request at any time, the user flip-flop will be set, each will represent a bus cycle in the future. 부가적으로, 버스 상의 각각의 유니트는 요구 플립플롭을 내포한다. Additionally, each unit on the bus involve request flip-flop. 모든 유니트들이 함께 고려되어 있을때, 요구 플립플롭들은 요구 레지스터로서 고려될 수도 있다. It is when all units are considered together, the request flip-flops may be considered as a request register. 아무리 많은 요구들이 걸려있다 할지라도 단 1개의 허용된 플립플롭만 세트하게 기능하는 타이브레이킹 회로망을 공급하는 것은 전술한 레지스터의 출력들이다. It is no matter how many are required to be supplied even if the tie-breaking network which functions to set only one of the flip-flop allows hanging are the output of the aforementioned registers. 좀더 구체적 으로 언급하면, 미해결의 요구가 없는 경우에는 그때는 아무런 요구 플립플롭들이 세트되지 않을 것이다. The more specifically, if there are no unresolved needs, then it will not have any requirements set flip-flop. 세트될 첫번째 사용자 플립플롭들은 그 요구 플립플롭이 세트되게 할 것이다. The first user flip-flop to be set, will have to be set is the request flip-flop.

그것은 그후 후술하듯이 짧은 지연이 있은 후에 기타의 장치들이 그 요구 플립플롭들을 세트하지 않게 억제시킬 것이다. It then funny after this short delay, as will be described later to the other device to be suppressed not to set them request flip-flop. 따라서 발생하는 것은 모든 사용자 요구들의 스냅 쇼트(snap-shot)가 제때의 일정기간(지연 기간)동안 취해진다는 것이다. Therefore, there is caused to snap shot (snap-shot) of all the user needs is taken for a period of time (delay period) of time. 이에따라 다수의 요구 플립플롭들이 이러한 지연 기간동안 그 도착에 따라서 세트될 것이다. Yiettara for a number of request flip-flop to the delay period will be set according to the destination. 요구 플립플롭들이 그 출력들을 안정하게 할 수 있도록, 각각의 유니트는 그러한 안정화 발생이 확실하게 그러한 유니트가 그 요구 플립플롭으로 하여금 세트되게 하고 지연시간이 경과하여 보다 높은 우선순위를 가진 유니트중 아무도 버스 사이클을 원하지 않는다면 세트된다. Request flip-flops are to be stably those outputs, and each unit of the unit with a higher priority to be ensured that such stabilization occurs such a unit sets causes the the request flip-flop and to the elapsed delay time no bus If you do not want to be a set cycle. 이때 스트로브신호는 또 다른 지연기간이 지난 후에 발생하고, 마침내 허용된 플립플롭은 마스터가 슬레이브 유니트로, 부터 ACK, NAK 또는 WAIT 신호를 수신할 때 클리어(리세트)된다. The strobe signal is another delay occurs after the last, and the last flip-flop will allow cleared (reset) when the master to the slave unit, receiving from the ACK, NAK or WAIT signal.

앞서 언급하였듯이, 슬레이브 응답에는 3가지가 가능한 바, ACK,WAIT또는 NAK신호이다. As mentioned previously, the slave responses, the bar is possible, ACK, WAIT or NAK signal three. 덧붙여서, 전혀 응답이 없는 네번째 상태도 있다. By the way, there is also a fourth state with no response at all. 버스상의 유니트가 아무도 그에 번지 지정된 것과 같은 이송을 식별할 수 없는 경우, 아무런 응답이 곧 오지 않을 것이다. If no unit on the bus can not identify the transport address, such as it is specified, no response to this will not come soon. 그후타임 아웃 기능이 일어나고 NAK신호가 수신되어 버스를 클리어시킬 것이다. Thereafter will the timeout occurs the NAK signal is received and clearing the bus. 슬레이브가 마스터로 부터 버스 이송을 받아들일 능력이 있고 또 그렇게 행하길 원하는 경우에는 ACK신호가 발생할 것이다. If the ability to accept a slave accept the transfer from the bus master and want another wish that row will cause an ACK signal. WAIT신호는 슬레이브가 잠정적으로 버스이고 이때에 이송을 받아 들일 수 없을 경우, 슬레이브에 의해 발생된다. WAIT signal will not be able to take, if the slave is temporarily transferred to the bus and received this time, it is generated by the slave. WAIT신호를 수신하자마자, 마스터는 그에 허용된 다음의 버스 사이클에서 사이클을 재시도할 것이고 성공적일때까지 그렇게 계속 행할 것이다. Upon receipt of the WAIT signal, the master will retry the cycle at the next bus cycle that allowed him to continue to perform successfully when. 어떤 중앙의 프로세서가 마스터일때 슬레이브로 부터의 WAIT 응답의 원인들 몇몇은 예를 들어 메모리가 슬레이브이고 메모리가 또 다른 유니트로 부터 나은 요구에 반응할때 또는 제어기가 슬레이브일 때 ; Cause some of which the central processor is in the WAIT response from a master to the slave when, for example, when one memory is a slave and a slave controller, or when the memory is again a better response on demand from the other units; 또는 예를 들어 제어기가 메모리로 부터의 어떤 응답을 대기할 경우 ; Or For example, if the controller is waiting for any response from the memory; 또는 제어기가 아직 이전의 입 출력 명령을 처리하지 않았을 경우 이다. Or if the controller has not yet processed the previous input and output commands. 슬레이브에 의해 표시된 NAK신호는 그것이 이 시간에 어떤 이송을 받아들임을 의미한다. NAK signal indicated by the slave means it is accepting any transfer at this time. NAK신호를 수신하자마자, 마스터 유니트는 즉시 재시도를 실행하지는 않겠지만, 마스터의 유형에 따라 특정 작용을 할 것이다. Upon receiving the NAK signal, the master unit will probably not an immediate retry, it will be a specific act, depending on the type of master.

앞서 일반적으로 언급하였듯이, 버스상에는 토 핸드세이킹 기능을 성취하는 기본적인 타이밍 신호들이 있다. As previously commonly referred to, there are basic timing signals to achieve the Bus On Saturday handshaking function. 전술한 바와 같이 이 이들 5가지 신호들은 2진수 제로일때 버스상의 1개 또는 그이상의 유니트들이 버스 사이클을 요구함을 가리키는 버스요구 신호(BSREQT-) : 2진수 제로일때 어떤 특정 마스터가 버스 이송을 행하고, 몇몇 특정 슬레이브에 의한 사용을 위해 정보를 버스상에 놓는 것을 가리키는 현행 데이타 사이클 신호(BSDCNN-) ; This These five signals are binary zero bus when one or more units are bus request signal (BSREQT-) pointing requires a bus cycle on as described above: a binary zero when a particular bus master performs the transfer, for use by some specific slave current data signal indicative of the cycle to set the information on the bus (BSDCNN-); 슬레이브에 의해 마스터로 발생된 신호로 슬레이브가 이 신호를 2진수 제로로 만듬으로써, 이 이송을 받아들임을 나타내는 ACK신호(BSACKR-) , 슬레이브에 의해 마스터로 발생된 신호로서 마스터에게 그 신호가 2진수 제로일때 슬레이브간 이러한 이송을 거절함을 가리켜주는 신호인 NAK신호(BSNAKR-) , 그리고 슬레이브에 의해 마스터로 발생되어진 신호로서 그것이 2진수 제로일때 슬레이브가 이송에 대한 결정을 지연하고 있음을 가리켜주는 WAIT신호(BSWAIT-)이다. As a slave to the signal generated by the slave to the master mandeum the signal to a binary zero, ACK signal (BSACKR-) indicating the acceptance of this transfer, as is the signal generated by the slave to the master signal to the master binary zero when the slave as a signal between been generated by the master by a signal of NAK signal (BSNAKR-), and the slave that point to reject these transfer WAIT giving it a point that the binary zero when the slave delay the decision on the transfer a signal (BSWAIT-).

부가적으로 그리고 앞서 언급하였듯이, 각각의 버스 사이클의 정보 내용으로서 이송되는 정보 신호들은 50여종 있는데 이들 신호들은 스트로브신호 선단부상의 슬레이브에서 유효하게 사용된다. As Additionally and earlier, the information signal to be transferred as the information content of each bus cycle, there are 50 types of these signals are used effectively in the slave on the leading end strobe signal. 전술한 모든 설명은 예로서 한것이고, 비트의 수효가 상이한 기능에 따라 변화될 수 있음을 인식해야 한다. All the above description is hangeotyigo way of example, it should be appreciated that the number of the bits may be changed according to different functions. 따라서, 데이타를 위해 제공된 16개의 리이드 또는 비트들이 있을 수도 있고, 좀더 구체적으로 말해 BSDTOO- 내지 BCDT15-가 있을 수 있다. Thus, for data that may be 16 leads or bits provided, can be more specifically speaking, there is BSDTOO- to BCDT15-. 또 이 어드레스를 위해 94개의 리이드가 제공되고, 좀더 구체적으로 말해 신호 BSADOO-내지 BSAD23-가 있다 2진수 제로일때 어드레스 리이드들이 메모리 어드레스를 내포함을 가리키는 메모리 기준 신호(BSMREF-)에 대해 제공된 1비트가 있다. In the address being provided by a lead 94 to, more particularly, to tell BSADOO- signal to a binary zero when BSAD23- 2 address leads are provided for the memory reference signal (BSMREF-) that points to the memory address contained in the one-bit a.

메모리 기준신호가 2진수 1일때, 이것은 어드레스 리이드들이 제5도에 도시한 바와 같이 기능 코우드 및 채널 어드레스를 내포함을 가리킨다. A memory reference signal when a binary 1, indicates the inclusion within the function Code and channel address, as the address leads are shown in FIG. 5. 또한 2진수 제로일때 현재의 이송이 워어드 이송 즉 전형적으로 2개의 바이트로 구성된 어떤 워어드라기 보다는 바이트 이송임을 가리키는 바이트 신호(BSEYTE-)를 제공한다. In addition, when a binary zero indicating that the current provides a transfer War Admiral feed that is typically any War Admiral byte transfer rather than consisting of two bytes, byte signal (BSEYTE-). 또한 2진수 1일때 슬레이브가 마스터에 정보를 공급하게 요구되고 있음을 가리키는 기록 신호(BSWRIT-)가 있다. There is also a write signal (BSWRIT-) indicating that the slave is required to supply the information to the master when binary 1. 별개의 버스 이송은 이러한 정보를 제공하는데 추가적으로 이것이 이미 요구된 정보임을 슬레이브 에게 가리키게 마스터에 의해 사용되는 제2의 반쪽 버스 사이클 신호(BSSHBC-)를 제공하고, 제2의 사이클이 이송(BSSHBC-로 표시됨)을 완료하게 발생할 때까지 버스상의 1쌍의 유니트가 판독동작(신호 BSWRIT-로 표시됨)을 시작할 때부터, 전술한 양유니트들은 버스상의 기타 모든 유니트들에 대해 비지(busy)상태로 된다. Separate bus transfer will provide this information to further this point to a slave that is already required information to provide the second half of the bus cycle signal (BSSHBC-) which is used by a master, and two of the second cycle (BSSHBC- to shown) to the bus from the start on the first pair of units it is indicated by a read operation (signal BSWRIT-) until the result is completed, the aforementioned amount unit are in the busy (busy) state with respect to all other units on the bus. 또한 버스상의 50개의 정보신호를 사이에는 2중 호출 신호가 포함되어 있다. In addition, between the information signal on the bus 50 it includes a call signal of the two. 2중 호출 신호(BSDBPL-)는 2종 호출 동작의 발생을 야기하도록 사용된다. Calling of the second signal (BSDBPL-) is used to cause the occurrence of two call operation.

이것은 다수 사이클 버스 이송임에 따라, 마스터 유니트는 단일 요구 사이클에 있어서 슬레이브 유니트로 부터 2워어드의 정보를 요구한다. This is in accordance with the number of bus cycles being transferred, the master unit is requesting the information of the second War Admiral from the slave units in a single cycle request. 슬레이브 유니트는 2개의 응답 사이클-요구된 데이타의 워어드 각가에 대한 1사이클씩-을 제공함으로써 2중 호출 요구에 반응한다 이 것은, 2개의 단일 호출 명령들이 실행되었을 경우, 요구되었던 4개의 버스 사이클(1요구 사이클, 제1응답사이클, 제2요구사이클 및 제2응답사이클)과 대비하여 마스터에다 3개의 버스사이클(요구사이클, 제1응답사이클, 그리고 제2응답사이클)에 있어서의 2워어드의 정보를 제공함으로써 버스상의 트랙픽을 저감시킨다. The slave unit has two response cycle by one cycle to the War Admiral Angular of the requested data, - responsive to the call request of the 2 by providing a thing, two single call if the instructions are executed, needs four bus cycles were (1 request cycle, the first response cycle, the second request cycle and the second response cycle) and three bus cycles eda master in case (request cycle, the first response cycle, and the second response cycle) 2 War Admiral in by providing the information thereby reducing the traffic on the bus. 2중 호출 동작의 예는 메모리로부터 2워어드를 요구하는 중앙의 프로세서인바, 이 메모리의 3개의 버스 사이클들은 다음과 같다. Example 2 in the called operation-environment of the central processor, requesting the second War Admiral from the memory, the three bus cycles of the memory are as follows. 첫번째버스 사이-를 동안 요구신호 즉 신호 BSMREF-는 어드레스 버스가 제1워어드의 메모리 어드레스를 내포하고 데이타 버스가 중앙의 프로세서의 채널 번호를 내포함을 표시하는 2진수 제로이고 ; Between the first bus request signal for the BSMREF- signal that is an address bus of the first War Admiral of containing a memory address and a binary zero to the data bus contains the channel number in the display of the central processor, and; 신호 BSWRIT-는 어떤 응답(메모리 판독)이 요구되고 있음을 나타내는 2진수 1이며, 신호 BSDBPL-는 이것이 2중 호출 동작임을 나타내는 2진수 제로이고 ; BSWRIT- signal is a response which is a binary 1 indicating that the (memory read) is required, the signal BSDBPL- is a binary zero indicating that this is the call of the second operation; 그리고 더우기 신호 BSSHBC-는 이것이 제2의 반쪽 사이클이 아님을 나타내는 2진수 1이다. Moreover and BSSHBC- signal is a binary 1 indicating that this is not a half of the second cycle.

2중 호출동작의 제2의 버스사이클동안, 어드레스 버스는 중앙의 프로세서의 채널 번호를 내포하고, 데이타 버스는 메모리 데이타의 제1워드를 내포하며, BSSHBC-신호는 제2의 반쪽 버스사이클(판독응답)을 의미하는 2진수 제로이고, BSDBPL-신호는 이것이 제1의 응답 사이클이고, 제2의 응답사이클이 수반됨을 나타내는 2진수 제로이며, BSMREF-신호는 2진수 1이며, 그리고 BSWRIT-신호는 메모리에 의해 설정되지 않아 2진수 1이다. During the second bus cycle of operation of the call of the second, the address bus contains the channel number of the central processor and the data bus and contains the first word of the data memory, BSSHBC- signal is a second half bus cycle (read for is a binary zero, which means the response), this is a response cycle BSDBPL- signal of the first and a binary zero indicating that the response of the second cycle is accompanied, BSMREF- signal is a binary 1, and the signal BSWRIT- do not set by the memory is a binary 1. 제3의 버스사이클, 제2의 응답 사이클 동안 어드레스 버스는 중앙의 프로세서의 채널 번호를 내포하고, 데이타 버스는 메모리 데이타의 제2의 워어드를 내포하며, BSSHBC-신호는 판독 응답을 나타내는 2진수 1이고, BSDBPL-신호는 이것이 마지막 응답 사이클임을 가리키는 2진수 1이며, BSMREF-는 2진수 1이고, 그리고 BSWRIT-는 2진수 1이다. During the third bus cycle, a second cycle of the response the address bus contains the channel number of the central processor and the data bus and contains the War Admiral of the second memory data, BSSHBC- signal is a binary number representing the read response 1 and, BSDBPL- signal is a binary 1 indicating that this is the last response cycle, BSMREF- is a binary 1, and BSWRIT- is a binary 1. 기타 모든 동작에 있어서와 같이, 2중 호출 동작의 3개의 버스 사이클 중 어떤 2개간의 버스상의 간섭시간은 이 이송이 관여하지 않은 기타 유니트들에 의해 사용될 수 있다. Others, such as in every operation, and three times on the bus, any interference of the two clearing of the bus cycle of operation of the second call may be used by the other unit, the transfer is not involved.

잡다한 오차 및 패리티 신호들에 덧붙여서, 또한 버스상의 50개의 정보 신호들 사이에는 록크(lock) 신호가 포함되어 있다. In addition to miscellaneous error and parity signals, and between the information signal on the bus 50 it includes a lock (lock) signal. 록크 신호(BSLOCK-)는 록크 동작이 일어나게 하는데 사용된다. The lock signal (BSLOCK-) is used to let this locking action.

이것은 다수 사이클 버스 이송임에 따라 어떤 유니트는 다른 록크명령을 지닌 동작으로 구분지워질 수 있는 기타 어떤 유니트 없이도 메모리의 어떤 워어드 또는 다수 워어드 영역을 판독하거나 기록할 수 있다. This is any unit may read from or write to any or several War Admiral War Admiral area of ​​memory without any other unit that can be erased divided into operation with different lock command according to the number of bus cycles being transported. 이에 따라 시스템을 다수 처리 시스템에다 접속시키는 일이 편리하게 된다. Accordingly, it is easy to work of connecting the system eda multiple processing systems. 록크 동작의 효과는 어떤 유형의 동작을 행하는 동안 메모리 사이클의 지속 기간을 넘어서 비지(busy)상태를 연장하는 것이다. Effect of the lock operation is to extend a busy condition (busy) over the duration of the memory cycle for performing the operations of any type. 마지막 사이클이 완료하기 이전에 록크신호를 개시하려고하는 기타 유니트들은 응답을 받아들일 것이다. Other unit attempting to initiate a lock signals before the last cycle is complete will accept the response. 그러나, 메모리는 여전히 기타의 메모리 요구들에 응답할 것이다. However, the memory will still be able to respond to other memory requirements. 록크 동작의 예는 판독 수정기록 사이클, 다음과 같은 3개의버스 사이클이다. An example of the lock operation is the read modify write cycle, the following three bus cycles: 첫번째 버스 사이클동안, 어드레스 버스는 메모리 어드레스를 내포하고, 데이타 버스는 오리지네이터(originator)의 채널 번호를 내포하며, 신호 BSWRIT-는 어떤 응답이 요구되고 있음을 가리키는 2진수 1이며, 신호 BSLOCK-는 2진수 제로이고, 그리고 신호 BSSHBC-는 이것이 록크 동작임을 가리키는 2진수 1이며, 더우기 BSMREF-신호는 2진수 제로이다. During the first bus cycle, the address bus contains the memory address and data buses, and contains the channel number of the originator (originator), the signal BSWRIT- is a binary 1 indicating that no response is required, the signal BSLOCK- It is a binary zero, and the BSSHBC- signal is a binary 1 indicating that this is a locked operation, Furthermore BSMREF- signal is a binary zero. 판독 수정기록동작의 두번째 버스 사이클동안 어드레스 버스는 오리지네이터의 채널 번호를 내포하고, 데이타버스는 메모리 데이타를 내포하며, BSSHBC-신호는 판독 응답을 나타내는 2진수 제로이고, BSMRFE-신호는 2진수 1이다. During the second bus cycle of the read modified write operation, the address bus contains the channel number of the originator, and the data bus and contains the memory data, BSSHBC- signal is a binary zero indicating a read response, the binary signal BSMRFE- 1. 세번째 버스 사이클동안, 어드레스는 메모리 어드레스를 내포하고, 데이타 버스는 메모리 데이타를 내포하며, BSLOCK-신호는 2진수 제로이고, 그리고 BSSHBC-신호는 판독 수정기록(록킹된)동작 완료를 나타내는 2진수 제로이고 BSMREF-신호는 2진수 제로이다. During the third bus cycle, the address contains the memory address and data buses, and contains the memory data, the BSLOCK- signal is a binary zero, and the BSSHBC- signal is a binary number representing a read modify write (locked) operation is completed zero and the BSMREF- signal is a binary zero. 부가적으로, BSWRIT-신호는 아무런 응답이 요구되지 않음을 가리키는 2진수 제로이다. Additionally, the signal BSWRIT- is a binary zero indicating no response is not required. 기타 모든 동작에 있어서와 같이, 판독 수정기록 동작이 3개의 버스 사이클 중 어떤 2개간의 버스상의 간섭시간은 이송에 관여하지 않은 기타 유니트들에 의해 사용될 수도 있다. As to the other in all the operation, the interference time on any of the two natural state of the bus are three read modify write operation, the bus cycle may be used by other units not involved in the transfer.

기타 제어 신호들에 덧붙여서, 버스상에는 또한 보통 2진수 1이고 중앙의 프로세서의 유지보수 판넬상에 위치한 마스터 클리어 버튼이 작동했을때 2진수 제로가 되는 버스 클리어(BSMCLR-)신호가 제공된다. In addition to the other control signal, on the bus, also usually a binary 1, and is provided with a maintenance bus clear that a binary zero when the master clear button located on the operation panel (BSMCLR-) signal of the central processor. 또한 버스 클리어 신호는 예를들어 전력을 올리는 순서에서는 2진수 제로가 될 것이다. In addition, bus clear signal is, for example, in order to raise the power to become a binary zero. 회복 간섭 신호(BSRINT-)는 레벨 변화를 완료할 때마다 중앙의 프로세서에 의해 출력된 단시간 펄스이다. Recovering the interference signal (BSRINT-) is a short-time pulse output by the central processor each time to complete the change in level. 이 신호가 수신되었을때, 이미 간섭되고 거절되고 있는 각각의 슬레이브 유니트는 인터럽트를 재출력할 것이다. When the signal is received, each of the slave unit that is already interference is rejected will be re-output the interrupt.

이제 제9도의 타이밍 구성도를 메모리 및 중앙처리장치의 어드레스 논리회로에 관하여 상세히 그리고 보다 구체적으로 설명할 것이다. It will now be made in detail and described in more detail with respect to the ninth degree timing diagram in a memory and the address logic circuitry of the CPU.

제9도의 타이밍구성도를 참조하면, 매 버스사이클시에는 3개의 식별 가능한 부분-구체적으로 언급하면, 최고의 우선 순위를 요구하는 장치가 버스를 점유하는 기간(9-A 내지 9-C), 마스터 유니트가 슬레이브 유니트를 호출하는 기간(9-C 내지 9-E), 그리고 슬레이브가 응답하는 기간(9-E 내지 9-G)-이 있다. Referring to the ninth degree timing diagram, during every bus cycle has three identifiable parts - if specifically stated, it occupies the bus unit requesting the highest priority period (9-A to 9-C), to the master period during which the unit is a response period (9-C to 9-E), and the slave that calls the slave units (9-E to G-9) - has.

버스가 유휴 상태에 있을때, 버스요구 신호(BSREQT-)는 2진수 1이다. When the bus is idle the bus request signal (BSREQT-) is a binary 1. 시간 9-A에서 요구 신호의 음으로 진행하는 수직하강 부분은 우선순위 회로망 사이클을 개시한다. Drooping portion to go to negative at the time the request signal is first 9-A discloses a priority network cycle. (점유시간 9-B에 있어서)해결할 우선순위 회로망, 선택되어야할 버스의 마스터 사용자에 대한 시스템내의 허용된 비동기 지연이 존재한다. (According to the occupancy 9-B) to resolve priority asynchronous delay allowed within the system for a user of the master priority network, the bus to be selected exists. 버스상의 다음 신호는 BSDCNN-또는 데이타 사이클 현재 신호이다. Next signal on the bus is the BSDCNN- or data cycle now signal. 시간 9-C에서 BSDCNN-신호의 2진수 제로로의 변위는 버스의 사용이 마스터 유니트에게 허용되었음을 의미한다. Displacement of a binary number of the BSDCNN- signal at time zero 9-C means that use of the bus to allow the master unit. 그후, 버스 동작의 두번째 위상은마스터가 선택되어 현재 버스(200)의 데이타, 어드레스 및 제어 리이드들에 관한 정보를 마스터가 지정하는 슬레이브로 자유릅게 이송하는 것을 의미한다. Thereafter, the second phase of bus operation means the master has been selected free reupge transfer information relating to the data, address and control leads of the current bus 200 as a slave to a master is specified.

슬레이브 유니트는 BSDCND-신호의 스트로브의 음으로 진행하는 수직 하강 부분에서 시작하는 버스 동작의 제3의 위상을 개시하도록 준비한다 예를들어 스트로브신호는 제10도의 지연선(25)에 의해 BSDCNN-신호의 음으로 진행하는 수직 하강 부분에서 50나노초 지연된다. Slave unit prepares to initiate the third phase of bus operation beginning at the drooping portion traveling in the negative strobe signal BSDCND- of e.g. strobe signal BSDCNN- signal by a first 10 degree delay line (25) in the drooping portion of the propagating sound it is delayed 50 nanoseconds. 호출시간9-D에서 BSDCND-신호의 음으로 진행하는 수직 하강 부분이 발생하면, 이제 슬레이브 유니트는 이것이 그의 어드레스인지 아닌지 또는 그가 어떤 응답을 발생시키는 가의 과정을 형성하는 것의 결정을 개시하도록 호출되는 여부를 알기 위한 시험을 할 수 있다 전형적으로, 이것은 확인 신호(BSACKR-)가 슬레이브 유니트에 의해 발생되도록 할 것이고, 또한 비l전형적인 경우에는 BSNAKR- 또는 BSWAIT-신호를 발생하게 하며,(존재하지 않는 슬레이브의 경우에)심지어는 본 명세서에서 설명하였듯이 전혀 아무런 응답이 발생되지 않을 수도 있다. When the drooping portion 9 at the time the call-D go to negative BSDCND- signal is generated, which is called now the slave unit whether to initiate a determination of what form the process of this monovalent or not he or his address generating any response a may be the test to know typically, this would be to make the signal (BSACKR-) is generated by the slave unit, in addition, a typical ratio is l and to generate a BSNAKR- or BSWAIT- signal, (that does not exist slave As in the case) even described herein may not absolutely no response is generated.

마스터 유니트에 의해 수신될 때인 시간 9-I에서 측인 신호의 음으로 진행하는 수직 하강 부분은 마스터의 BSDCNN-신호가 시간 9-F 에서 2진수 1로 진행하게 할 것이다. Drooping portion to progress in time is when 9-I is received by the master unit to the negative cheukin signal will be the signal BSDCNN- on the master goes to binary 1 at the time 9-F. 스트로브 신호는 시간 9-F 로부터 지연선(25)에 의해 제공된 지연시간 9-C에서 2진수 1의 상태로 되돌아간다. The strobe signal returns to the state of the binary 1 in the time 9-F from the delay line 25 delay time provided by the 9-C. 따라서, 버스 동작이 제3의 위상의 경우, 버스상의 데이타 및 어드레스는 슬레이브 유니트에 의해 기억되고, 버스 사이클은 턴 오프되기 시작할 것이다. Accordingly, in the case of the bus operation of the third phase, the data and address on the bus are stored by the slave unit and the bus cycle will begin to turn off. 사이클이 끝나갈때 즉, BSDCNN-l) 2진수 1로 진행할 때 또 다른 우선순의 회로망 결정을 가능하게 한다. When the cycle kkeutnagal That is, when the advance to BSDCNN-l) 2 binary 1 enables another priority network decision. 이때에 버스 요구 신호가 발생될 것이고, 이것이 수신되지 않는다면 이것은 버스가 유휴 상태로 돌아감에 따라 BSREQT-신호가 2진수 1의 상태로 진행함을 의미한다. At this time will be a bus request signal is generated, this is not received, this means that the bus is in progress the BSREQT- signal in response to return to the idle state to the state of the binary 1. 버스 요구 신호가 그 시간에 나타날 경우 즉, 도시한 바와 같이 2진수 제로일 경우, 그것은 비동기적인 우선순위 회로망 선택 과정을 시작할 것이고, 뒤이어 BSDCNN-신호의 또다른 음으로 진행하는 수직 하강 부분이 시간 9-1 및 9-J 에서 점선으로 도시하였듯이 인에이블될 것이다. If the bus request signal is a binary zero as one that is, as shown if it appears at that time, it will start the asynchronous priority network selection process, followed by the drooping portion traveling in another negative BSDCNN- signal time 9 as shown by the broken line 1 and in the 9-J it will be enabled.

이러한 우선순위 회로망 결정은 대기할 필요성이 없고 또한 시간 9-H 에서 확인 신호의 양으로 진행하는 수직상승 부분에 의해 트리거될 필요성도 없지만, 사실상 그후 어떤 유니트가 버스사이클을 요구할 경우 버스의 유휴 상태로의 변위를 바로 뒤따른 시간 9-F 에서 트리거될 수 있음을 유의해야 한다. This priority network decision is idle for there is no need to wait for addition, but also need to be triggered by the rising portion to progress in the amount of the confirmation signal at time 9-H, when in fact then require any unit, the bus cycle a bus It should be noted that the displacement can be immediately triggered in the ensuing time 9-F. 우선선위 회로망 결정은 BSDCNN-신호의 양으로 진행하는 수직 상승 부분에 의해 시간 9-F 에서 트리거될 수 있지만, 제10도 허용된 플립플롭(22)의 설정에 반응한 BSDCNN-신호의 제2의 음으로 진행하는 수직 하강 부분은 시간 9-H에서 확인신호의 양으로 진행하는 수직 상승 부분을 기다려야 한다. First seonwi network determination of the BSDCNN- signal in response to setting of a flip-flop 22 may be triggered, 10 also allows the time-F 9 by the rising portion to progress in the amount of the BSDCNN- signal at the second drooping portion traveling in the negative must wait for the rising portion traveling in a positive acknowledgment signal from time 9-H. 즉, 제10도의 NOR 게이트(21)로부터 나은 2진수 제로는 허용된 플립플롭(22)의 리세트 입력으로부터 제거되어야 한다. That is, the better a binary zero from the 10 degrees of NOR gate 21 is to be removed from the reset input of the flip-flop allows 22. 시간 9-I 에서의 BSDCNN-신호의 음으로 진행하는 수직 하강 부된은 우선순위 회로망 결정이 시간 9-F 에서 트리거되고 그 결정이 시간 9-H 이전에 발생하는 경우를 예시하고 있다 시간 9-J 에서의 BSDCNN-신호의 음으로 진행하는 수직 하강 부분은 확인신호가 우선순위 회로망 결정이전에 클리어되는 경우를 예시하고 있다. Drooping time to go to negative BSDCNN- signal at the 9-I budoen priority decision network is triggered in time-9 F and the decision is exemplified a case in which occurs prior to time-9 H-9 hours J drooping portion to go to negative BSDCNN- signal at illustrates a case where the confirmation signal is first cleared prior to the ranking circuitry determined. 시간 9-L에서의 BSDCNN-신호의 음으로 진행하는 수직 하강 부분은 시간 9-F 에서 아무런 버스 요구가 없고 우선 순위 회로망 결정이 시간 9-F 에서 나중의 버스 요구 신호 BSREQT-에 의해 트리거됨을 예시하고 있다. Time drooping portion to go to negative BSDCNN- signal at the 9-L is illustrated that is triggered by the time-9 F no no bus request priority network determines the time-9 F bus request signal BSREQT- from the latter in the and. 이 과정은 비동기적인 방식으로 반복된다. This process is repeated in an asynchronous manner.

[2중 호출동작] 2 operation of the call;

2중 호출 메모리 동작을 일예로서 상세히 설명한다. It will be described in detail as an example a memory call operation of the two. 실시예에서, 중앙의 프로세서는 메모리의 2중 호출 요구를 행할 것이고, 요구 및 응답과 관련된 3개의 버스사이클이 검사될 것이다. In an embodiment, the central processor will be a call request of the second memory, will be the three bus cycles associated with the request and response test. 제1의 버스사이클 동안, 중앙의 프로세서는 마스터이고 메모리는 슬레이브이다. During the bus cycle of the first, the central processor is the master and the memory is the slave. 이러한 제1의 사이클동안, 중앙의 프로세서는 제10도의 우선순위 회로망 논리를 사용하여 버스를 호출하고 메모리 제어기는 제12도의 버스인터페이스 논리를 사용하여 응답한다. During this cycle of claim 1, the central processor may call the bus using the priority network logic of claim 10 degrees, and the memory controller responds using bus interface logic of claim 12 degrees.

메모리 제어기가 마스터이고 중앙의 프로세서가 슬레이브인 제2의 및 재3의 버스 사이클동안 메모리는 제11도의 우선순위 회로망 논리를 사용하여 버스를 호출하고 중앙의 프로세서는 제13도,제14(a)도의 버스인터페이스 논리를 사용하여 응답한다. The 13 degree and 14 while the memory controller is the master and the bus cycle of the central processor is in the second and Reset slave memory is called a bus using the priority network logic degrees of claim 11 and has a central processor (a) It responds using bus interface logic degrees.

[2중 호출 동작 요구 사이클] [Request call operation cycle of 2]

제10도 및 제12도와 관련하여 제1의 버스 사이클, 2중 호출요구 사이클에 관하여 설명한 것이다. The 10 ° and 12 in relation to help the bus cycle of the first, it will described about the call request of the second cycle.

[중앙의 프로세서 우선순위 회로망 논리] Priority logic circuitry of the central processor;

이제 제10도의 우선순위 회로망 논리를 참조하면, 우선순위 회로망 사이클은 초기에 유휴 상태에 있고, 라인(10)상의 버스 요구 신호(BSREQT-)는 2진수 1이다. Reference is now made to the priority network logic of claim 10 degrees, the priority network cycle is in the idle state initially, the bus request signal (BSREQT-) on line 10 is a binary 1. 이 버스 요구 신호가 2진수 1일때, 수신기(반전증폭기)(11)의 출력는 2진수 제로가될 것이다. The bus request signal is a binary 1 when, to become a binary zero chulryeokneun of receiver (inverting amplifier) ​​11. 수신기(11)의 출력은 AND 게이트(12)의 하나의 입력에 결합된다. The output of receiver 11 is coupled to one input of the AND gate 12. 이 게이트(12)에의 타입력들은 정상 상태에서 2진수 1인 마스터 클리어 신호, (MYMCLR-)와 정상 상태에서 역시 2진수 1인 WOR 게이트(26)의 출력이다. The other input to gate 12 are the output of the binary 1 is the master clear signal, (MYMCLR-) and also the binary 1 WOR gate 26 in a normal state in the normal state. 따라서 버스가 유휴 상태에 있는 동안 AND 게이트(12)의 출력은 2진수 제로이고, 이에 따라지연선(13)의 출력은 2진수 제로가될 것이다. Therefore, a bus is the output of the AND gate 12 is a binary zero, while in an idle state, whereby the output of the delay line 13 will be a binary zero. 2진수 제로인 지연선(13)의 입력 및 출력은 NOR 게이트(14)의 출력(BSBSY-)이 2진수 1이 되게 한다 버스에 연결된 유니트들 중의 하나가 어떤 버스사이클을 요구할때, 이것이 그 사용자 플립플롭(15)을 비동기적으로 세트시켜 그 Q출력(MYASKK+)이 2진수 1이 되게 한다. Binary zero when the input and output of delay line 13 is one of the units is connected to the output bus (BSBSY-) of the NOR gate 14 to be a binary 1 is required for any bus cycle, this is the user flip- It is to set a flop 15. the Q output asynchronously (MYASKK +) causes a binary 1.

따라서, 버스가 유휴 상태에 있으면, 버스가 비지상태로 진행함에 따라 일어나는 제1의 사상은 사용자가 그 사용자가 플립플롭(15)을 설정시킨다는 것이다. Accordingly, the scope of claim 1 takes place as the bus is in the idle state, the bus goes to the busy state is that it is the user that the user has set the flip-flop 15. 중앙의 프로세서의 경우, 사용자 플립플롭(15)은 2진수 제로에서 2진수 1상태로 변위하는 중앙의 프로세서 클럭킹 신호 MCLOCK+에 의해 그 출력으로 클럭되고 있는 2진수 1인 제13(a)도로부터 나은 라인 181상의 신호 MYASKD+에 의해 또는 그 세트 입력에서 2진수 제로인 제13(a)도로부터 나은 라인 180상의 신호 MYASKS-에 의해 세트될 수 있다. In the case of the central processor, user flip-flop 15 is a binary zero in the binary number of the center for displacing the first state processor clocking signal and the clock to its output by MCLOCK + binary 1 in the 13 (a) road from better in on or set by the input signal on line 181 MYASKD + from binary zero claim 13 (a) road can be set by signal MYASKS- better on the line 180. 신호 MYASKD+ 및 MYASKS-는 이후 제13(a)도를 참조하여 설명한다. Signal MYASKD + and MYASKS- will be described with claim 13 (a), see also below. NAND 게이트(16)에의 양입력들이 2진수 1의 상태에 있을때, 그 출력은 2진수 제로이다. Both inputs to the NAND gate 16 that when in the state of the binary number 1, and its output is a binary zero. 이 것은 요구 플립플롭(17)을 세트시킴에 따라 그 Q출력(MYREQT+)는 2진수 1이다. This is a binary 1 is the Q output (MYREQT +) according to the requirements Sikkim set flip-flop (17). 따라서, 비동기적인 방식으로, 요구 플립플롭(17)의 출력은 2진수 1이 될 것이다. Therefore, in an asynchronous manner, the output of the request flip-flop 17 will be a binary 1. 이러한 동작은 이 버스와 연결된 기타 유니트들의 유사 논리 회로에서 동시적으로 발생할 수 있다. This operation may take place similar to the logic circuit of the other units connected to the bus simultaneously.

MYREQT+ 신호의 2진수 1상태는 드라이버(18)를 통해 2진수 제로로서 버스의 라인(10)위에 설정될 것이다. Binary 1 state of the MYREQT + signal will be set on top of a bus line 10 as a binary zero through the driver 18. 따라서 제9도의 타이밍 구성도를 참조하면, BSREQT+신호는,음으로 진행하거나 2진수 제로상태로 진행 할 것이다. Therefore, referring to claim 9 degrees timing diagram, BSREQT + signal, will proceed or proceeds to a binary zero state to negative. 버스에 연결된 다양한 유니트들의 요구 플립플롭(17)의 어느 하나로부터 시스템에 대한 어떤 요구는 라인(10)을 2진수 제로의 상태로 유지된다. No need for the system from any one of the request flip-flop 17 of the various units connected to the bus is held the line 10 to the state of the binary zero. 지연선(13)은 소자(14)(16)(17)에 의해 좌우되는 진행 지연을 보상하기에 충분한 지연을 포함하고 있다. Delay line 13 includes sufficient delay to compensate for delay progression that depends on the element 14, 16 and 17. 따라서, 어떤 장치가 그 요구 플립플롭(17)을지라도, 이것은 또한 어떤 버스 사이클을 요구하는 고우선순위 장치가 다음의 버스사이클을 취하지 않을 것이라는 것을 의미하지는 않는다. Therefore, any device that requires the flip-flop 17 euljirado, this also does not mean that the go-priority devices which require certain bus cycles will not take the next bus cycle. 예를들어, 저우선순위 장치가 그 요구 플립플롭(17)을 세트시키게 되면, 라인(10)상의 2진수 제로 신호는 NOR게이트(14)의 출력에서 2진수 제로상태를 발생시키기 위해 게이트(12)의 출력에서 2진수 1의 상태를 차례대로 발생시키는 고우선순위장치를 포함한 장치에 모든 귀환되어 사실상 이렇게 우선순위 장치의 사용자(15)이 이미 세트되어 있지 않았다면 이러한 기타 고우선순위 장치의 요구 플립플롭(17)의 설정을 디스에이 시킨다. For example, Let it Zhou priority device sets its request flip-flop 17, line 10, the binary zero signal gate 12 to generate a binary zero state at the output of the NOR gate 14 on the in that all the feedback to the device, including a go-priority device for outputting generated in turn, the state of the binary 1 in fact do so, first the user 15 in the ranking device if this is not already set these other needs flip-flops of the go-priority device (17 ) causes the settings of this display. 예를들어 20나노초의 지연시간이 만기하여 이것보다 고우선순위 장치의 지연선(13)의 출력이 2진수 1의 상태가 되고, 그후 게이트(14)의 출력은 2진수 제로상태가 될 것이며, 게이트(16)의 출력은 이렇게 고 우선순위 장치의 사용자 플립플롭(15)가 세트되어 있느냐에 관계없이 2진수 1이 되어 요구 플립플롭(17)의 설정작용을 디스에이블시키게 된다. For example, the output of the delay line 13 of the go-priority device than that by the delay time of 20 ns has expired is the state of the binary 1, then the output of gate 14 will be a state zero binary value, the gate thereby the output of 16 is so high priority user flip-flop 15 in the priority unit is a binary 1 regardless of whether the set of disabling a function of the set request flip-flop 17. 따라서 이러한 시간 프레임동안, 모든 장치들은 사실상 그들이 그들의 사용자 플립플롭(15)의 설정작용에 의해 표시되는 것과 같은 서어비스를 요구한다면 그들의 요구 플립플롭(17)을 세트시키게 된다. Therefore, during this time frame, all devices are required, thereby in effect if the seoeobiseu such as that they are displayed by the setting action of their user flip-flop (15) set their request flip-flop 17. 첫번째로 어떤 버스사이클을 요구하는 장치의 소자(13)에 의해 제공된 지연시간후에, 그 요구 플립플롭(17)을 세트시키지 않는 장치는 우선순위 사이클이 완료된 후에 까지 세트할수 없다. First, after the delay time provided by element 13 of the device which require certain bus cycle, the request flip-flop device which does not set to (17) can not be set to the priority after the priority cycle is completed. 따라서, 고우선순위 장치는 저우선순위장치가 그 플립플롭을 세트시킨후 몇나노초후에 그 사용자가 플립플롭을 세트하는 경우에도 버스를 점유하게 된다. Thus, the go-priority device will occupy the bus, even if after the Zhou priority device sets its flip-flop in a few nanoseconds, the user sets the flip-flop.

따라서, 버스 사이클을 찾는 장치들에 대한 모든 요구 플립플롭(17)은 지연선(13)의 지연선 배열에 의해 표시된 것과 같은 그러한 시간동안 세트될 것이다. Thus, all the required flip-flops 17 for devices seeking a bus cycle will be set for such a time as indicated by the delay line arranged in the delay line 13. 버스와 결합된 많은 이러한 장치들이 그러한 시간 간격동안 에 그들의 요구 플립플롭들을 세트되게 할 수 있음에도 불구하고, 이러한 장치 하나만이 그 허용된 플립플롭(22)을 세트되게 할 것이다. Despite that the number of such devices coupled with bus may be set their request flip-flop during such time interval, only one such device will be set to allow the flip-flop 22. 그 허용된 플립플롭(22)을 세트되게 하는 장치는 버스사이클을 찾는 최고우선순위 장치일 것이다. Apparatus to be set to the allowed flip-flop 22 will be the highest priority device seeking the bus cycle. 버스 사이클을 찾는 이러한 최고우선 순위장치가 이러한 버스 사이클동안에 그 동작을 완료했을때, 그들의 요구 플립플롭들이 세트되게하는 기타장치들은 다시 다음의 그러한 버스 사이클등을 찾게 될 것이다. When completed, the operation during these highest-priority devices such bus cycle to find the bus cycles, and other devices that make their request flip-flops are set, will again be looking for, such as those following the bus cycle. 따라서 드라이버(18)에 결함되는 것에 덧붙여서 요구 플립플롭(17)의 출력은 또한 소자(28)를 통해 NAND 게이트(19)의 하나의 입력에 결합된다. Thus, the output of the addition request flip-flop (17) being defective driver 18 is also coupled through the element 28 to one input of NAND gate 19. 소자(28)는 버스(200)의 최고우선순위에 결합된 유니트(보통 메모리 202)를 제의하곤 각 유니트의 우선순위 논리에 대해 단지 직접 결선을 이루고 있는바, 여기서 단1개의 케이스로된 소자(28)는 후술하듯이 지연소자이다. Element 28 is a the highest priority unit would deal (usually the memory 202) which forms the only direct connection for the priority logic of each unit bar, only one case where coupled to the bus 200 elements ( 28) is just as described later delay element. 플리플롭(17)의 반전된 Q출력(MYREQT-)(즉, 도면에서 Q위에 바아를 가진 출력, 이하 "Q 바아"라 칭함) 이 AND 게이트(20)의 하나의 입력에 결합된다. The inverted Q output (MYREQT -) of the replicon-flops 17 (i.e., output with a bar over Q in the figure, hereinafter "Q bar" hereinafter) is coupled to one input of the AND gate 20. 게이트(19)에의 타입력들은 고우선순위 장치들로부터 수신되고, 구체적으로 언급하면 예를 들어 이전에 있었던 고우선순위 9개의 장치들로 부터 수신된다. The other inputs to gate 19 are received from the priority go-nine devices were in before, for example when being received from the go-priority device, specifically mentioned. 고우선순위 장치들로 부터 수신된 이들 신호들은 제10도의 좌측 편으로,부터 신호 BSAUOK+ 내지 BSIUOK+ 로서 수신하는 것처럼 도시되어 있다. Received from the go-priority apparatus of these signals are shown as received in claim 10 degree left-hand side, as signals BSAUOK + to BSIUOK + from. 이러한 9개의 신호들중 어느하나가 2진수 제로이면, 이것은 고우선순위 장치가 버스사이클을 요구함을 의미하게 함에 따라 현재의 장치로 하여금 그 허용된 플립플롭을 세트시키지 않게 억제하여 그 장치가 다음의 버스사이클을 가지는 것으로 부터 디스에이블시키게 될 것이다. If any one of these nine signals is a binary zero, this go-priority device allows the current of the device, as it means that requires the bus cycle by inhibiting does not set that allows the flip-flop that the device is next on the bus from having a cycle it will be thereby disabled.

게이트(19)에 수신된 타입력들은 NOR 게이트(26)로 부터 얻은 BSDCNB- 신호와 NOR 게이트(21)의 출력이다. The other input receives on gate 19 are the output of the BSDCNB- signal and the NOR gate 21 is obtained from the NOR gate 26. 부가적으로, 사용자 준비신호 즉, 중앙의 프로세서의 경우에 CMDCNP+신호는 특정 유니트가 어떤 버스 사이클을 요구할지라도 사용자 준비 신호를 2진수 제로상태로 변화시킴으로써 지연시킬 수도 있는 특정 유니트의 기타 논리로부터 수신될 수도 있다. Additionally, in the case of a user ready signal, i.e., the central processor CMDCNP + signal is a particular unit is received from other logic of a particular unit that even require any bus cycle may be delayed by changing the state of the user ready signal zero binary may. 즉, 이 유니트는 어떤 버스 사이클에 대한 준비가 되어 있지 않을지라도 그것을 요구하여 버스 사이클이 허용된 시간에 그것이 준비될 것이라는 기대하에 사용자 준비신호를 2진수 제로로 세트할 수도 있다. In other words, the unit may set the user ready signal to a binary zero under forward the request to it to permit the bus cycle time, even if it is not ready for any bus cycle that it will be ready. 정상 상태하에서 NOR 게이트(26)의 출력은 2진수 1이고 게이트(19)에의 기타 모든 입력들이 2진수 1이며 그때 허용된 플립플롭(22)은 세트될 것이다. The output is a binary 1 and all other inputs to gate 19 are a binary 1 and the flip-flop 22 is allowed then the NOR gate 26 under a steady state will be set. 게이트(21)로 부터 나온 타 입력은 버스가 유휴상태에 있을때 2진수 1이다. The other input comes from the gate 21 is a binary 1 when the bus is idle. NOR 게이트(21)에의 입력들은 SBACKR+ 신호, BSWAIT+ 신호, BSNAKR+ 신호, 그리고 BSMCLR+ 신호이다. Input to the NOR gate 21 are SBACKR + signal, the BSWAIT + signal, BSNAKR + signal, and the BSMCLR + signal. 이들 신호들중 어느 하나가 2진수 1이면, 그때 버스는 이에 따라 비지 상태에 있게될 것이다. If any one of these signals is a binary 1, then the bus will be in a busy state accordingly.

허용된 플립플롭(22)이 세트되어 있다면, Q출력신호(MYDCNN+)는 2진수 1이고 인버터(23)에 의해 2진수 제로신호로 반전 될 것이며, 그후 신호라인 BSDCNN-상의 버스위에 놓일 것이다. If it is a flip-flop 22 allows the set, Q output signal (MYDCNN +) is a binary one and zero will be inverted to a binary signal by the inverter 23, the signal line will then be placed on the BSDCNN- on the bus. 이것은 제9도의 타이밍 구성도에 도시되어 있는바, 여기서 BSDCNN+신호는 2진수 1에서 2진수 제로 상태로 진행한다. This bar, where the BSDCNN + signal shown in FIG. 9 degrees timing configuration, the process proceeds to a binary zero state in the binary 1. 따라서, 이 버스 사이클의 우선순위 사이클은 완성된다. Therefore, prioritize cycle of the bus cycle is completed.

부가적으로, 현재의 장치가 서어비스를 요구하고 또 고우선순위 장치이면, 지연장치(13)의 출력 및 BSAUOK+ 우선순위 라인은 2진수 1이 될것이지만, 플립플롭(17)의 Q바아출력은 2진수 제로가 됨에 따라 AND 게이트(20)를 통해 2진수 제로를 BSMYOK+상에 놓이게 되어, 저 우선순위 다음 장치에 표시하고 다음의 버스 사이클을 사용할 고우선순위 요구중인 장치가 있는 저 우선순위 장치들을 후속하게 하고, 모든 저 우선순위 장치들이 다음의 버스 사이클을 그렇게 사용하지 않게 억제할 것이다. Additionally, the present device requires seoeobiseu outputs and BSAUOK + priority line is binary 1 Q bar output of this will be, but the flip-flop 17 on the rear surface again go-priority device, the delay device 13 is a binary number through the aND gate 20 as a zero is placed in the binary zero to BSMYOK + phase, a low priority, and then to be displayed on the device and subsequently a low-priority device with a go-priority request the device under any of the following bus cycle and it will not inhibit any low priority devices that do not use the next bus cycle. 고우선순위 장치들로부터 수신된 9개의 우선순위 라인들은 신호 SBBUOK+ 내지 BSMYOK+로서 1위치만큼 비스듬한 양식으로 이송됨을 주의 해야 한다. Gow priority nine priority lines received from the device priority should be noted that the transfer in a diagonal form by one position as signals SBBUOK + to BSMYOK +. 따라서, 현재의 장치에 의해 수신된 신호 BSAUDK+ 는 고우선순위 장치에서 수신된 신호 BSBUOK+에 해당된다. Thus, the received signal by the current device BSAUDK + corresponds to the signal BSBUOK + received at the go-priority device.

우선순위 사이클을 완성하고 이제 2진수 제로 상태가 BSDCNN-라인 상에 놓이게 하면, 신호는 수신기(24)에 의해 제10도에 도시한 바와 같은 그러한 모든 논리회로에 수신된다. First complete the ranking cycle, and if a binary zero state is now placed on the BSDCNN- line, the signal is received by all such logic as shown in the Figure 10 by the receiver 24. 이에 따라 2진수 1의 상태는 수신기(24)의 출력에서 발생되고 2진수 제로가 NOR 게이트(26)의 출력에 제공되어 AND 게이트(12)가 2진수 1의 상태를 발생시키는 것을 디스에이블 시킨다. Accordingly, the state of the binary 1 is thereby disabled to generate at the output of receiver 24 and a binary zero is provided to the output of the NOR gate (26), AND gate 12 generates the state of the binary 1. 부가적으로, 수신기(24)의 출력에서의 2진수 1의 상태는 예를 들어 지속기간이 60나노초인 지연선(25)에 의해 수신된다. Additionally, the state of the binary 1 at the output of the receiver 24, for example, is received by the delay line 25, the duration is 60 nanoseconds. 또한 지연선(25)의 출력은 스트로브가 발생되었을때 게이트(12)를 계속 억제시킬수 있도록 NOR 게이트(26)의 타입력에 수신된다. In addition, the output of the delay line 25 is received at the other input of the NOR gate 26 to continue sikilsu inhibit gate 12 when the strobe is generated. 따라서, 지연선(25)에 의해 설정된 지연선 기간이 끝날무렵에, 스트로브 신호(BSDCND+)가 발생되고, 그것의 반전신호 즉, BSDCNO-신호는 제9도의 타이%1 구성도에 도시한 바와 같다. Thus, the time the delay line period established by delay line 25, the end, and a strobe signal (BSDCND +) occurs, and its inverted signal, i.e., BSDCNO- signal is shown in Fig claim 9 degrees tie% 1 Configuration . 스트로브 신호의 사용은 후술한다. The use of the strobe signal will be described later. 따라서, 지연선(25)에 의해 생성된 60나노초 기간은 선취장치 즉. Thus, the 60 ns period produced by delay line 25 is the device that is preempted. 최고 우선순위 요구중인 장치를 인에이블시켜 간섭없이 다음의 버스 사이클을 이용하게 할수있다 지연선(25)의 출력에서 발생된 스트로브는 어떤 잠재적인 슬레이브에 의해 동기용 신호로서 사용된다. Highest priority to enable a request that is generated at the output of the device, the strobe can be used as the next bus cycle without interference from the delay line 25 is used as a signal for synchronization by any potential slave.

스트로브 신호가 전공되어지면, 그때 슬레이브로서 지정되는 유니트들중의 하나는 게이트(21)의 입력들중의 하나에 수신된 신호 ACK,WAIT 또는 NAK중의 어느 하나에 따라 반응할 것이다. The strobe signal is studied surface, then one of the unit designated as the slave will respond in accordance with the signals ACK, WAIT or NAK received in any one of one of the inputs of the gate 21. 예를 들어, 전형적인 경우에 ACK가 수신되면, 또한 그러한 응답 신호들중 어느 것이 수신되면, 이것은 게이트(21)를 통해 허용된 플립플롭(22)를 리세트시킬 것이다. For example, if ACK is received, in a typical case, also when any of the received response signal such that, this will reset the flip-flop 22 is allowed through the gate 21. 이 응답은 제9도의 타이밍 구성도에 도시하였는바, 여기서 BSACKR-신호는 슬레이브로부터 수신하게 도시되어 있어 허용된 플립플롭(22)의 리세트 작용에 의해 BSDCNN-신호를 2진수 1의 상태로 변화되게 한다. This response changes the BSDCNN- signal by the reset operation of the flip-flop 22, it allows the bar, where BSACKR- signal hayeotneun shown in degrees timing configuration of claim 9 is also shown to have been received from the slave to the state of the binary 1 It causes. 플립플롭(15)은 허용된 플립플롭(22)이 세트되거나, 또는 버스 클리어 신호(BSMCLR+)가 버스상에 수신 되었으면 NOR 게이트(29)를 통해 리세트될 것이다. Flip-flop 15 if received on a set of the flip-flop 22 is permitted or, or a bus clear signal (BSMCLR +) bus will be reset via NOR gate 29.

허용된 플립플롭(22)이 세트되었을때, 그 Q바아 출력(MYDCNN-)은 2진수 제로상태로 진행하고, 그것을 따라 허용된 플립플롭(22)이 리세트 되었을때 바아 출력이 2진수 제로로 부터 2진수 I의 상태로 진행하게 되어 현재 설명하고 있는 요구 플립플롭(17)을 효율적으로 리세트시킬 것이다. When the flip-flop 22 is allowed to set, the Q bar output (MYDCNN-) is a bar when the output goes to the zero state to a binary number, that is the flip-flop 22 is reset permitted according to binary zero from the flow proceeds to the state of the binary I would effectively reset the flip-flop 17 require that currently described. 상술한 미합중국 특허 제4,035,295호에서 알 수 있듯이, 요구 풀립플롭(17)은 ACK,NAK 또는 마스터 클리어 신호에 의해 리세트되게 표시 되어 있다. As the above-mentioned U.S. Patent No. 4,035,295, it requires pulrip-flop 17 is shown to be reset by the ACK, NAK or master clear signal. ACK 또는 NAK신호들에 관하여, 당 신호는 요구플립플롭(17)을 리세트 해야할 장치가 ACX, NAK 또는 WAIT신호중 어느 하나의 신호를 기대했던 사실을 플립플롭과 같은 국부 저장 장치내에 유지한다는 것을 나타낸다. With respect to the ACK or NAK signal, the signal per indicates that held in the local storage device, such as the fact that the device to do reset the request flip-flop (17) forward to any one of the signal ACX, NAK or WAIT sinhojung and flip-flop . 더우기, 이러한 유니트들은 사실상 이러한 ACX 또는 NAK신호가 슬레이브 유니트로 부터 이러한 특정 유니트로의 반응이 있다는 것을 식별할 수 있는 논리회를 필요로 한다. Moreover, these units require the logic once to identify that the reaction to these specific units from the fact that these ACX or NAK signal the slave units. 그렇지 않을 경우, NAK 또는 ACK 신호는 모든 플립플롭(17)을 리세트 시키게 결합되어 이러한 요구 플립플롭(17)이 각각 다시 세트되어야 함을 요구했다. If not, NAK or ACK signal required to be combined thereby reset all of the flip-flop 17 should be such request flip-flop 17 is set again, respectively. 따라서. therefore. 특정 시스템을 리세트 시킴으로써 그 시스템에서 논리는 최소로 된다. By resetting the particular system within the system, the logic flows to a minimum. 이것은 허용된 플립플롭(22)의 Q바아 출력을 요구 플립플롭(17)의 출력입력에다 효과적으로 결합시킴으로써 성취된다. This is accomplished by coupling the Q bar output of the flip-flop allows 22 effectively eda output of the input request flip-flop 17. 주의할점은 ACK 또는 NAK 뿐만 아니라 WAIT신호가 허용된 플립플롭(22)을 리세트 시키게 이용되지만, 그렇게 하는데 있어서 사실상 단 1개의 허용된 플립플롭이 세트되어질 수 있기 때문에 부가적인 논리를 요구하지 않는다. Note that it does not require additional logic because they can be virtually only one allowed flip-flop set in but use thereby ACK or NAK as well as the WAIT signal is reset the flip-flop 22 is allowed, and to do so . 따라서, 모든 허용된 플립플롭들을 리세트 시키는 것은 시스템의 동작에 있어서 중요하지 않다. Thus, re-set to all of the allowed flip-flop is not critical to the operation of the system.

플립플롭(17)의 클럭입력을 인에이블 시키기 위해선, 그러한 클럭 입력에 수신된 신호는 2진수 제로에서 2진수 1의 상태로 변위가 이루어져야 한다. In order to enable the clock input of the flip-flop 17, and received in such a clock input signal it must be made is displaced in a binary zero state to a binary one. 클럭입력이 그렇게 인에이블되었을때 그 D입력에서의 신호 즉, BSWAIT+신호는 그 상태가 플립플롭(17)의 Q출력으로 이송될 것이다. Signal at its D input when the clock input is enabled so i.e., BSWAIT + signal is the condition will be transferred to the Q output of the flip-flop 17. 따라서, 플립플롭(17)을 효과적으로 리세트시키기 위해선, BSWAIT+신호는 플립플롭(17)의 Q바아 출력을 그 클럭입력이 인에이블되었을때 2진수 제로로 되도록 하기 위하여 2진수 제로가 되어야 한다. Thus, the order to effectively reset flip-flops 17, BSWAIT + signal must be a binary zero in order to ensure that the Q bar output of the flip-flop 17 to the clock a binary zero when the input is in is enabled. BSWAIT+ 신호는 정상 상태에서 2진수 제로이기 때문에, 클럭입력 요구 플립플롭(17)을 일찍 인에이블시킴으로써 그러한 플립플롭을 잘못 리세트 시킬수도 있다. BSWAIT + signal is also because it is a binary zero in the steady state, sikilsu fault reset such flip-flop by the clock input request flip-flop 17 is enabled earlier. 이것은 어떤 슬레이브로 부터 응답을 기대할 수 없기 때문에 그러하고, 유의할점은 대안으로 이 슬레이브 유니트가 ACK, NAK또는 WAIT신호를 제공할 수 있다는 것인데, 신호의 경우에는 요구 플립플롭(17)을 리세트시키는 것이 요망되지 않는다. To this geureohago because it can not expect a response from any slave, note that of the slave unit is geotinde may provide the ACK, NAK or WAIT signal, the signal is reset the request flip-flop 17 as an alternative It is not desirable. 따라서 클릭입력은 그 슬레이브 유니트로부터 어떤 응답이 수신되었을 때만 인에이블 해야한다. Therefore click input should be enabled only if no response is received from the slave unit. 그렇지 않을 경우, WAIT 신호는 2진수 제로 상태에 있을 수도 있어, 요구 플립플롭(17)을 일찍 리세트 시킬 수도 있다. Otherwise, WAIT signal it may be in a binary zero state, it may be possible to early resetting the request flip-flop 17.

그러므로 정상 상태하에서 Q바아 출력으로부터 플립플롭(17)으로의 직접 결선으로 그러한 클럭입력에서 2진수 1의 상태를 유지할 수 있어 이에 따라 허용된 플립플롭(22)인 세트되고 그후 리세트 되었을때 그 상태의 변화는 플립플롭(17)의 그러한 클럭입력을 인에이블시킬 것이다. Therefore, when under normal state is in such a clock input to the direct connection of the flip-flop 17 from the Q bar output it is possible to maintain the state of the binary 1 is set in the flip-flop 22 is permitted accordingly thereafter reset its state the change is to enable such a clock input of the flip-flop 17. 이러한 상태 즉, 보퉁 플립플롭(17)의 클럭입력에서의 2진수 1의 상태는 그러한 플립플롭의 세트작용의 진행을 지연시킴이 발견되고 있는바, 그 Q출력은 실제적으로 세트 상태 즉, 2진수 1의 상태를 실현한다. This state, that is, botung flip-flop 17, the clock state of the binary 1 in the input bar which is detected having to slow the progression of the set of action of such a flip-flop, the Q output is actually a set of conditions that is, a binary number to realize the first state. 좀더 구체적으로 말해, 예를 들어 텍사스 인스트루먼트사 및 시그네틱사를 포함하여 다수의 최사에 의해 제작되고 부품번호가 SN74S74인 플립플롭을 사용 하면, 그 클럭입력이 2진수 1의 상태에 있을경우, 그 클럭입력이 2진수 제로 상태에 있을 경우보다 세트 동작의 효과를 실현하는데 2배나 더 오래 걸린다. More specifically speaking, for example, if the Texas Instruments and Special four states of when including tiksa using the flip-flop is made and as part number SN74S74 by multiple choesa, the binary number that the clock input 1, and to the clock input to realize the effect of the set operation than if a binary zero state, it takes twice longer. 따라서, 플립플롭(22)의 클럭입력을 접지점에 결선시킨 것에 의해 알 수 있듯이, 그러한 허용된 플립플롭(22)에 대해 보다 빠른 세트 동작을 보장하고 따라서 요구 플립플롭(17)에 대한 그러한 논리속도의 증가를 동작가능케 하는 것이 바람직하다. Thus, as can be seen by which the wiring for the clock input of the flip-flop 22 to the ground, ensuring fast set operation than for the flip-flop 22 is such acceptable, and therefore such a logic speed for the request flip-flop 17 it is to enable the action to increase preferred. 이 때문에 요구 플립플롭(17)이 슬레이브로 부터 응답이 있을때까지 효과적으로 리세트되지 말아야 한다는 사실 때문에, 소자(35)(37)는 곧 설명하는 바와 같은 논리로 결합하고 있다. For this reason, due to the fact that it requires the flip-flop 17 is not to be a response it is effectively reset until it from the slave, elements 35, 37 are coupled to logic such as that described shortly.

그러나, 그러한 설명을 하기전에, 허용 플립플롭(22)의 Q바아 출력과 요구 플립플롭(17)의 클럭입력간에 직접 인버터를 설치하는 것은 이것이 요구플립플롭(17)의 클럭입력에서 보통 2진수 제로 상태를 제공할 수 있다해도 만족스러울 수 없다는 것을 주의해야 한다. However, prior to such a description, allows the flip-flop 22, the Q bar output and requirements, installing a direct drive between the clock input of the flip-flop 17, this request flip-flop 17 at the clock input normal binary zero even if it is possible to provide the state it should note that you can not be satisfied. 이 상태는 만족스럽지 않을 수도 있는바, 그 이유는 그러한 플립플롭이 세트되었을때 플립플롭(22)의 Q바아 출력으로부터의 2진수 1에서의 2진수 제로로의 변위는 플립플롭(17)의 클럭입력을 조만간에 즉, 슬레이브로 부터 응답이 있을 것인가를 알기이전에 인에이블시킬 수 있는 2진수 제로에서의 2진수 1로의 변위가 될 수 있기 때문이다. This status bar, which may not be satisfactory because the clock of the displacement of a binary zero in a binary 1 from the Q bar output of the flip-flop 22 is flip-flop 17 when such flip-flop is set, this is because the input to the near future that is, know whether there is a response from the slaves can be displaced to the binary 1 in the binary zero that can enable previously.

따라서, 인버터(35)는 플립플롭(37)과 함께 제공되어 있다. Accordingly, inverter 35 is provided with a flip-flop (37). 요구 플립플롭(17)과 같이 플립플롭(37)의 클럭입력은 2진수 제로에서 2진수 1로의 변위 또는 달리 말해 양으로 진행하는 단위가 있기까지 인에이블 되지 않는다. It requests the clock input of the flip-flop 37, as flip-flop 17 is not enabled until there is a unit traveling in a positive displacement or in other words to binary 1 from binary zero. 따라서 상술하였듯이, 이것은 허용된 플립플롭(22)이 NOR 게이트(21)에 의해 리세트 되었을때 수신 된다. As thus described above, which is received when the flip-flop 22 is allowed to reset by the NOR gate 21.

플립플롭(37)은 클럭입력에 덧붙여서 세트(5), 데이타(D)입력, 그릭고 리세트(R)입력을 포함하고 있다. A flip-flop (37) includes a set (5), data (D) input, Greek and reset (R) input in addition to the clock input. 세트입력은 풀업(puBlup)저항기를 통해 플러스 전압선까지 수신된 신호에 불과한 MYPLUP+ 신호에 의해 그 입력을 2진수 1의 상태로 세트함으로써 디스 에이블된다. Set input is disabled by setting the input signal only by the MYPLUP + on the signals received from positive voltage line through a pull-up (puBlup) resistor in the state of the binary 1. 또한 플립플롭(37)의 입력은 MYPLUP+신호에 결합된다. In addition, the input of the flip-flop 37 is coupled to the + MYPLUP signal. 정상상태하에서 NOR 게이트(26)의 출력은 2진수 1이고, 따라서 인버터(35)의 출력(BSDCND+0)은 2진수 제로이다. The output of NOR gate 26 under a normal state is 2 binary 1 and thus the output (BSDCND + 0) of the inverter (35) is a binary zero. 이들 상태들은 BSDCNN+신호가 시간 9-C 바로후에 즉, 시간 9-C에다 소자(24)(26)와 관련된 지연시간을 더한 시간후에 2진수 제로의 상태로 진행할때 변화한다. These conditions are changed when the BSDCNN + signal is time 9-C immediately after that is, after a time period eda 9-C plus the delay period associated with elements 24, 26 advance to the state of the binary zero. 따라서 시간 9-C 바로 후에, NOR게이트(26)의 출력이 2진수 제로 상태로 변함에 따라 플립플롭(37)의 R입력에 2진수 1의 상태를 제시할 것이다. Thus to present the status of the binary 1 to the input R of the flip-flop 37 in accordance with an output change in the binary zero state of the time immediately after a 9-C, NOR gate 26. 2진수 1상태로부터 2진수 제로상태로의 변화는 플립플롭(37)을 리세트시켜 2진수 제로상태를 플립플롭(37)의 Q출력(MYREQR+)에 제공하는 것에 유의해야 한다. Change from the binary 1 state to the binary zero state is to be noted that provide binary zero state to Q output (MYREQR +) of flip-flop 37 to reset the flip-flop 37. 인버터(35)의 출력에서의 2진수 1상태는 BSDCMN-신호가 2진수 제로일 때와 그후 지연선(25)의 지연시간과 일치하는 60나노초 동안 속행된다. Binary 1 state in the output of the inverter 35 is continued for 60 nanoseconds, to match the delay time of the delay line and then (25) when the zero binary signal BSDCMN-. 허용된 플립플롭(22)이 리세트된 바로후에 그리고 BSDCNN-신호가 NOR 게이트(26)의 출력에 효과를 미치기 이전에, 플립플롭(37)의 클럭입력은 인에이블되어 그 D입력에서의 2진수 1상태가 플립플롭(37)의 Q출력을 2진수 제로에서 2진수 1상태로 변화시키게 하여 플립플롭(17)을 클럭킹한다. Allowed the flip-flop 22 immediately after the reset, and the BSDCNN- signal is a clock input of a previous exert an effect on the output of the NOR gate 26, flip-flop 37 is enabled at the D input 2 binary 1 state to thereby change the Q output of the flip-flop 37 is in a binary zero to binary one state, clocking the flip-flop 17. 타이밍 구성도인 제9도에 도시된 BSDCND- 신호에 관하여 알 수 있듯이 스트로브신호 즉, BSDCNO+ 신호가 더 이상 나타나지 않는 시간에 그리고 좀더 구체적으로 말해 시간 9-G에서 NOR 게이트의 출력은 2진수 1상태로 다시 변화하게 됨에 따라 인버터(35)의 출력을 2진수 1상태에서 2진수 제로상태로 변화시키게 되어 플립플롭(37)를 리세트 시킨다. The timing diagram for the FIG. 9 a as can be seen with respect to the BSDCND- signal strobe signal, that is, time is BSDCNO + signal which is no longer present, as shown in and said More particularly the output of the NOR gate at time 9-G is a binary 1 state is thereby changing the output of the inverter 35 as a binary number in the first state zero binary state to reset the flip-flop 37 as the changing back. 이에 따라 확실하게 플립플롭(37)은 플립플롭(37)의 클럭입력을 인에이블시키기 이전에 리세트될 것이다. This reliably flip-flop 37 will be in accordance with the previous resetting to the enabling clock input of the flip-flop 37.

상술하였듯이, 요구 플립플롭(17)의 Q출력과 NAND게이트(19)간의 결합은 버스(200)상의 장치의 위치에 따라 결정된다. As mentioned above, the coupling between the request flip-flop (17) and the Q output NAND gate (19) of is determined by the position of the devices on the bus 200. 좀더 구체적으로 말해, 플립플롭(17)과 NAND 게이트(19)간의 그러한 결합에 있어서 소자(28)는 최고의 우선순위를 가진 장치가 아닌 모든 장치들에 직접 연결된다. More specifically speaking, the element 28 in such coupling between flip-flop 17 and NAND gate 19 is connected directly to any device other than the device with the highest priority. 고우선순위 장치 즉, 구체적으로 말해 제2도에 예시되어 있듯이 메모리(202)에 대해선, 소자(28)는 지연선(13)과 유사한 지연소자인바, 예를들어 20나노초의 지연을 포함할수 있다. About the go-priority device, i.e., memory 202, as specifically speaking, illustrated in FIG. 2, element 28 is Invar delay element similar to delay line 13, for example, can be a delay of 20 nanoseconds. 이에 대한 이유는 최고우선순위장치에 있어 NAND 게이트(19)의 상부 9개의 입력은 2진수 1인 신호이다는 것이다. The reason for this is the highest priority in the priority unit the top nine inputs of the NAND gate 19 is that the signal is a binary 1. 이러한 2진수 1인 신호는 9개의 라인 각각에 결합된 풀업 저항기(이 저항기의 타단은 MYPLUP+신호가 결합되는 것과 유사한 클러스 전압원에 결합되어 있음)에 의해 이들 라인 각각에 대해 제공된다. This binary 1 signal is provided for each of these lines by the pull-up resistor coupled to each of nine lines (with the other terminal of the resistor is coupled to a voltage source similar to that cluster MYPLUP + signals are combined). NAND 게이트(19)에의 9개의 입력 각각이 2진수 1이고 BSDCNB-신호가 보통 2진수 1이며 더우기 사용자 준비 신호(제10도의 MYDCNP+)가 2진수 1상태에 있다고 가정하면, 최고 우선순위 장치의 우선순위 논리회로에서 지연소자(28)의 개입없이 최고의 우선순위를 가진 장치는 항시 지연선(13)에 의해 제공되는 지연을 야기하지 않고서도 버스에의 접근을 얻을 수 있을 것이다. NAND gate 19 to the nine input each binary 1 and a BSDCNB- signal is usually a binary number 1 Moreover, assuming that the user ready signal is a binary 1 state (the 10 degree MYDCNP +), the priority of the highest priority device in the ranking a logic circuit device having the highest priority without any intervention by the delay element 28 will be also possible to obtain access to the bus without causing a delay provided by the delay line at all times (13). 따라서, 소자(28)에 지연을 제공함으로써, 이것은 최고 우선순위 장치가 예를 들어 그의 요구 플립플롭(17)을 세트한 시간 후 인 20나노초의 시간동안 그의 허용 플립플롭을 세트하지 못하도록 한다. Thus, by providing a delay in element 28, this should not be permitted to set his allow flip-flop for the highest priority device, for example a time of 20 nanoseconds after a set time of his request flip-flop 17. 예를 들어 제10도의 논리회로내의 레이스상태로인한 플립플롭(17)의 출력에서 발생한 일시적인 펄스로 인한 게이트(19)의 인에이블링을 피하기 위해서 최고우선순위 장치에서 그리고 지연소자(28)와 병렬로 게이트(19)에의 타입력들을 직접 결선할 수도 있다. For example, the parallel and the highest priority in the priority device and the delay element 28 in order to avoid the enabling of the gate (19) due to transient pulse generated at the output of flip-flop 17 due to race conditions in the 10-degree logic circuit the other input to the gate 19 may be directly wired to the.

또한 우선순위장치는 다른 장치의 버스 사이클동안 버스(200)에의 접근을 하지 못하게되는데, 이것은 사실상 또 다른 버스 사이클이 진행중이면 신호 BSDCNB-가 2진수 제로가 되기 때문에 그러하다. In addition, there is the priority device prevents access to the bus 200 during a bus cycle of another unit, and this fact is yet another bus cycle is in progress is true since the BSDCNB- signal is a binary zero. 최고 우선순위 장치의 우선순위 논리회로를 이렇게 억제시킬 다른 방법에 있다는 것을 알 수가 있다. Highest priority is given to the priority logic of the priority unit can be seen that the other way to inhibit this. 예를 들어, 상술한 미합중국 특허에 언급되어 있듯이, 지연선(13)의 출력 NANU 게이트(19)의 다른 입력에 결합될 수도 있고, 이 경우에 각 장치의 각각의 우선순위 논리에 대해 이것은 게이트(19)의 1입력에서의 BSDCNB-신호에 대한 필요성 및 최고 우선순위 장치의 우선순위 논리회로에 있어서의 지연소자(28)에 대한 필요성을 대체해 버릴 것이다. For example, this gate for each priority logic of each unit in the above-mentioned United States, as mentioned in the patent, may be coupled to an output other type of NANU gate 19 in the delay line 13, in this case ( 19) it is of discard, replacing the need for a delay element 28 in the priority logic of the highest priority device and the need for BSDCNB- signal at one input. 그러나, 본 명세서에 언급되어 있듯이 고속도를 요구하는 논리회로에 있어서는 선택된 구성 요소에 의존하는 부하효과가 문제로 나타날 수 있다. However, as mentioned in this specification the load effects that depend on the selected components in the logic circuit requiring a high speed can be listed as a problem. 따라서, 본 명세서에 설명된 기술에 의해서 지연선(13)은 3개의 소자 부하 대향하는 것과 같은 2개의 소자 부하들을 포함하고 있다. Thus, the delay line 13 by the techniques described herein may include two element loads as opposed to three element loads. 더우기 이러한 부하 문제점은 지연선(13)의 출력에다 드라이버 또는 증폭소자를 배치함으로써 예방될 수 있고, 그 드라이버의 출력은 부하 문제를 제기함이 없이 NAND 게이트(19), NOR 게이트(14) 및 AND 게이트(20)에 결합될 수 있음을 알수 있다. Moreover, these loading problems can be prevented by placing a driver or amplifying element eda output of the delay line 13, the output of the driver, a NAND gate (19) without raising the load problems, NOR gate 14 and AND I can see that it can be coupled to the gate 20. 그러나 이것은 이러한 드라이버 소자를 통한 진행지연에 의해 결정된 인자에 의해 우선순위 논리회로의 작동을 지연하는 효과를 지니고 있다. However, this may have the effect of delaying the operation of the priority logic by a factor determined by the delay through such driver element advances.

[메로리 제어기 버스인터페이스 논리] [Merori controller bus interface logic;

이제 제12도에 도시한 바와 같은 2중 호출메모리 제어기 어드레스 논리를 참조하면, 이 논리는 메모리 제어기 특히 그에 결합된 4개의 메모리 모듈까지 지니고 있는 것의 실예이다. With reference now to the call controller memory address logic of the two as shown in the Figure 12, the logic is silye of what has especially up to four memory modules coupled thereto a memory controller. 버스로 부터 소자(40)에 수신된 어드레스는 제3도에 도시한 포오맷을 유지하면서 버스 어드레스 신호 BSAD00+ 내지 BSAD07+ 로 이송된다. The address received from the bus to the device 40 is transferred to the bus address signals BSAD00 + through BSAD07 + while maintaining a capsule ohmaet shown in Figure 3. 또한 수신기(40)의 어드레스 신호는 이후에 설명될 패리티검사기(47)의 입력으로 수신되고, 수신기(40)의 어드레스 신호들과 인버터(41)의 출력에서의 어드레스들은 스위치(42)에 수신된다. In addition, the address signal of the receiver 40 is received as input to the parity checker 47 will be described later, the address at the output of the address signal and the inverter 41 of the receiver 40 are received by the switch 42 . 이 스위치는 버스(200)에 연결될 대부분의 제어기론 위치하고 있는 특정 제어기 유니트의 어드레스에 세트되어 있다. This switch is coupled to bus 200 is set to the address of the most particular controller unit is located controller Ron. 장치 제어기의 경우, 이 스위치는 특정 메모리 제어기에 의해 제어되는 메모리의 어드레스에 세트되어 있다. If the device controller, the switch is set to the address of the memory it is controlled by a particular memory controller. 이 스위치에는 16개의 리이들이 수용되어 있으나, 8개만이 스위치의 출력에서 다수 입력 NAND 게이트(43)에 결합되어 있다. The switch is accommodated these 16 Lee, but only eight are coupled to a multiple input NAND gate 43 at the output of the switch. 소자(40)의 입력측에 있는 버스어드레스 리이드들은 메모리 제어기에 의해 제어된 요망 메모리 블럭의 적당한 어드레스를 반사하게 세트된 그런 비트들에 대해 2진수 제로이다. Bus in the input side of the element 40, the address leads are a binary zero for the bit that the reflection to set an appropriate address of a desired block of memory controlled by the memory controller. 따라서, 소자(40)에 의해 제공된 본 발명에 따라, 2진수 제로들로서 버스(200)상에 수신되는 그런 어드레스 비트들을 위해 2진수 1신호들이 스위치(42)의 비반전 입력에 제공된다. Thus, according to the present invention provided by the element 40, a binary 1 signal to those address bits that are received on bus 200 as a binary zero it is provided to the non-inverting input of the switch 42. 마찬가지로, 인버터(41)로 부터 나온 8개의 출력리이드들은 어드레스 비트들이 버스(206)상의 인입어드레스 비트내의 2진수 1인 위치에 대하여 2진수 1을 갖는다. Similarly, eight output leads out from the inverter 41 have the binary value 1 in the incoming address bits in the binary number one position on the address bits to bus 206. 서로 보수인 스위치(42)의 2개의 입력부에 신호가 있는 상태에서 10진 스위치 또는 다수와 토글 스위치, 즉 구체적으로 말해 비집합적인 8극 2위치 스위치로 되어 있는 스위치(42)내에 들어있는 다수의 스위치들이 세트되어서 정확한 메모리 어드레스를 위해 절부 2진수 1인 신호들이 스위치(42)의 8개의 출력부에 나타난다. In the second state where the signal to one input of a switch 42 which complement one another decimal switch or a number and a toggle switch, that a number of contained in the specifically tell non collective eight poles and second switch 42, which is in position, the switch switch to be set to the correct memory address hip binary 1 signals are shown in section 8 outputs a switch 42.

따라서, 게이트(43)는 전부 2진수 1인 신호들을 수신할 것이고 이 신호가 적당한 메모리 어드레스이고 설명하게될 메모리 사이클인 경우 그 출력에 2진수 제로를 제공할 것이다. Thus, the gate 43 is all binary 1 will receive a signal when the signal is a memory cycle to be described and the appropriate memory address will provide a binary zero on its output. 스위치(42)는 비교기 기능을 제공하게 배열되어 있어 적어도 1레벨의 게이팅 및 이에 따른 관련 진행 지연이 필요없음을 알수 있다. Switch 42 is arranged to provide the comparator function that we can see the gating and hence the associated progress delay is not required in accordance with at least one level. 더우기, 스위치는 특정 메모리 제어기의 어드레스를 변경시키기 위한 손쉬운 수단을 제공함에 따라 시스템이 형상화될 수 있는 방식을 간단하게 한다. Moreover, the switch simplifies the way along to provide an easy means for changing the address of a particular memory controller can cause the system to shaping. 메모리 기준 신호(BSMREF+)가 2진수 1이고 스위치(42)에 의해 비교된 어드레스가 스위치(42)의 출력에서 모두 2진수 1을 발생시킨다면, 그때 NAND 게이트(43)는 완전히 동작 가능하게 되어 MYMADD-라인상에 2진수 제로신호를 제공할 것이고, 그후 이 신호는 NAK,WAIT 잊 ACK신호들을 각기 발생시키는데, 이용되는 3개의 NOR 게이트(44)(45)(46) 각각의 하나의 입력에 수신된다. Sikindamyeon the memory reference signal (BSMREF +) is a binary 1, and the address comparison by the switch 42 generates a binary 1 on both the output of the switch 42, then the NAND gate 43 is capable of fully operating MYMADD- will provide a zero binary signal on the line, after which the signal was shown to respectively generate a NAK, WAIT forget ACK signal is received in three NOR gates 44, 45, 46, respectively, one input of which is used . 메모리는 사실상 BSMREF+신호가 정확한 2진수 상태에 있지 않으면 번지 지정될 수 없다. Memory may not be specified if the fact BSMREF + signal is not in the correct state binary address.

도시된 것과 같이, 어드레스 비트들은 패리티 검사기(47)의 입력에 수신되는바, 이 검사기는 부가적으로 버스를 통해 수신되는 어드레스 패리티인 BSABOO+비트를 수신한다. As shown, the address bits are received at the input bar of parity checker 47, a checker receives the address of the parity bit received over the bus BSABOO + additionally. 패리티 검사기(47)는 9비트 패리트 검사를 행하여 그 Q바아 출력에다 MYMADP-란 신호를 발생시키는바, 이것은 2진수 제조가 부분적으로 게이트(44)를 인에이블시킬때 그에 따라 패리트가 정확함을 가리킨다. A parity checker 47 is a 9-bit L is L discrete accuracy accordingly when subjected to discrete check the eda Q bar output bars for generating a signal is MYMADP-, this binary number is produced in part, to enable the gate 44 points.

게이트(44),(45),(46)의 제3의 입력은 멀티플렉서(48)로 부터 수신된다. The third input of the gates 44, 45, 46 is received from the multiplexer (48). 예를들어 멀티플렉서(48)는 이 특정 제어기에 연결가능한 메모리 모듈들중 어느하나 또는 4개 모두가 실제적으로 시스템에 나타나느냐의 여부를 가리키는 MYMOSA- 내지 MYMOSD-란 4개의 입력을 수신한다. For example, the multiplexer 48 is to MYMOSA- MYMOSD- of whether that link to the any one of the memory modules connected to a particular controller, or all four of the system is substantially as shown in and receives four inputs. 이에 따라 메모리는 충분한 메모리 모1듈 어레이를 가질수 있거나 부분적인 어레이를 가질 수 있게 되는바, 달리 말해 이러한 메모리 모듈들중 단 하나만이 이 시스템에 연결할 수 있다. Accordingly, the memory may have only one of the base 1 enough memory module array gajilsu or the bar to be able to have a partial array, in other words such a memory module can be connected to this system. 메모리 제어기가 2중 호출요구에 응답하여 2워어드에 따라 응답하기 위해선, 2개 또는 4개의 메모리 모듈들이 제어기내에 존재해야만 한다. In order to the memory controller responds to the call of the second request to the response in accordance with a second War Admiral, it must be two or four memory modules are present in the controller. 제1의 워어드를 내포한 메모리 모듈만 제어기에 존재하면, 제어기는 그 워어드에 따라 응답하여 제2의 워어드가 뒤따르지 않음을 표시한다. If a memory module contains the Wars adjuster of claim 1 only exists in the controller, the controller displays the response in accordance with the War Admiral does not follow after the war of the second adjuster. 제1의 워어드를 포함한 메모리 모듈이 제어기에 존재하지 않으면, 제어기는 전혀 응답하지 않을 것이다. A memory module including war adjuster of claim 1 does not exist, the controller, the controller will not respond at all. 더우기 이들 4개의 메모리 모듈들은 번지 지정되고 멀티플렉서(48)를 통해 이들 모듈이 2개의 버스 어드레스 신호 BSADOa+ 및 BSAD22+에 의해 설정되느냐를 결정하여 시험된다. Moreover, the four memory modules are tested to determine the address specified and doeneunya these modules is set by means of two bus address signals BSADOa + and BSAD22 + through the multiplexer 48. 멀티플렉서(48)는 부품 번호 74S151로 텍사스 인스트루먼트사에 제작되는 장치를 사용할 수 있다. Multiplexer 48 has a part number 74S151 can use the device is fabricated in the Texas Instruments. 이 멀티플렉서 출력신호의 2진수 제로 상태는 메모리 모듈이 메모리 제어기에 존재함을 가리킨다. Binary zero state of the multiplexer output signal indicates that the memory modules are present in the memory controller.

상술하였듯이, 각각 이제어기는 그것이 메모리 또는 다른 주변장치에 대한 것이냐에 따라서 그 자신의 특정 어드레스를 지니고 있다. As described above, may have its own specific address according to each controller now is that it would for a memory or other peripheral devices. 따라서, 상이한 메모리 제어기들이 그에 접속된 메모리 모듈들의 완전한 보수를 갖게되면, 인접메모리 어드레스가 제공될 수 있다. Thus, if different memory controller will have a full complement of memory modules connected thereto, adjacent to a memory address it may be provided. 좀더 구체적으로 말해, 각각의 메모리 제어기가 그에 결합된 4개의 메모리 모듈들을 가지고 있고 이러한 모듈 각각이 약 8,000워어드 저장능력잘 지니고 있다고 가정하면 그때 이러한 각각의 메모리 제어기는 32,000워어드 저장리 대한 액세스를 제공할 수 있을 것이다. More particularly speaking, each of the memory controller is a four with the memory modules if those modules each of which assumes that about 8000 War Admiral storage capacity have better then those respective memory controller 32,000 War Admiral access storage Li coupled thereto It will be able to provide.

다시 게이트(44)(45)(46)의 동작 가능 상태를 참고로 하면, 이러한 게이트들 각각은 인에이블되고 이 특정 메모리 제어기로부터의 응답을 허용하기 위해 번지 지정된 모듈이 시스템내에 존재하고 패리티 검사기(47)에 의해 표시된것 같은 어드레스 페리티가 옳다는 표시인 그 메모리 제어기의 어드레스를 수신해야 한다. When the operational state of the back gate 44 (45) 46 as a reference, these gates modules each of which is the enable specified address to permit a response from the particular memory controller in the system, and a parity checker ( 47) the address parity is correct as indicated by the must receive the addresses of the memory controller shown. NOR 게이트들에의 타입력들은 비지 논리 및 방금 설명한 바와 같은 록트 히스토리 논리의 조합으로부터 제공된다. The other input of the NOR gate are provided from a combination of the history rokteu same logic and the busy logic just described.

메모리 제어기 비지 신호는 플립플롭(49)에 의해 제공되고 제어기가 메모리를 갱신하거나 또는 버스를 대기하면서 데이타를 판독 또는 기록하는데 비지 상태를 나타낸다. The memory controller busy signal indicating the busy state, and to provide the controller and updates the memory, or waiting for a bus read or write data by a flip-flop (49). 이러한 D형 플립플롭(49)은 BSDCNN+ 신호에 의해 클럭킹 된다. These D-type flip-flop 49 is clocked by the signal BSDCNN +. 메모리 모듈이 비지일 경우, 그때 BSDCNN+신호가 발생하게 될 것이다. If the memory module is busy, then it will BSDCNN + signal is generated. 따라서 플립플롭(49)의 Q바아 출력에서의 MYBUSY-신호를 2진수 제로이면, 이것은 기타 상태들이 만족되었다면 게이트(45)가 충분히 인에이블되게 하고 소자(56)내의 관련 플립플롭을 세트시킬 것이다. Thus, if the flip-flop 49, the signal at the Q bar output MYBUSY- binary zero, this will be other conditions it has been satisfied if the gate 45 is set, the associated flip-flop in the device presented and 56 enable sufficient.

이때, 제11도에 도시한 바와 같은 게이트(26M)의 출력에서 신호 BSDCNB-가 2진수 제로에서 2진수 1상태로 변위할때 플립플롭 소자(56)가 인버터(63)를 통해 클리어 됨을 유의해야 한다. At this time, at the output of the gate (26M) as shown in claim 11 is a signal BSDCNB- when displaced from binary zero to binary one state the flip-flop element 56 be noted that the clear through the inverter 63 do. 게이트(46)의 하나의 출력에 결합된 MYBUSY+신호에 의해 표시된 것같이 2진수 제로인 신호가 플립플롭(49)의 출력에서 발생했을때, 화인 신호가 발생하게 될 것이다 또한 WAIT신호는 메모리가 여전히 비지상태이므로 매우 짧은 지연이 있을 것이라는 것을 의미함을 유의해야 한다. When a binary zero signal, such as those displayed by the MYBUSY + signal coupled to one output of the gate 46 is generated at the output of flip-flop 49, will the fine signal is generated also WAIT signal the memory is still busy because the state must note that meant that there would be a very short delay. ACK,NAK또는 WAIT신호중 어느 것이 발생될것임을 가리키는 기타조건은 후술하듯이 멀티사이클 버스 이송으로된 로크 신호임에 따라, 어떤 장치는 특정 메모리 위치 점에 액세스 하게 되는바, 이때 기타 어느 록킹된 유니트도 이동작으로 브레이크될 수 없다. According to the ACK, NAK or WAIT sinhojung any other condition points that would be produced is being described as the a multi-cycle bus transfer lock signal, which device has a bar which is to access a specific memory location points and any other one of the locking unit, Fig. It can not be moved to the brake operation. 이러한 록킹된 동작 효과는 어떤 종류의 동작을 위해 메모리 제어기의 비지 상태를 단일 사이클 완료를 넘어 연장시키는 것이다. Such a locking action effect is the busy state of the memory controller for any type of operation is to extend beyond the completion of a single cycle. 이 순서의 마지막 사이클이 완료되기 이전에 로크 동작을 개시하고자 시도하는 장치들을 NAK신호를 받을 것이다. Before the last cycle of the sequence is complete, the device attempting to initiate a lock operation will receive a NAK signal.

그러나 메모리는 현재 설명된 것같이 메모리 요구에 대한여 응답할 것이다. However, the memory will be open to respond to the demands of memory as it is currently described. 주의할점은 이들 사이클간의 간섭하는 시간은 이러한 이송에 관여하지 않는 기타 장치들에 의해 이용될 수도 있다는 것이다. Note that there will also be used by the interference time is not involved in this transfer cycle other devices between them. 록킹된 동작은 우선적으로 2개 또는 그이상의 유니트 또는 디바이스들이 예를 들어 메모리 등과 같은 동일한원(resource)을 공유함이 바람직할때 사용된다. The locking operation is used primarily two or more units or devices, for example when desirable to share the same source (resource) such as a memory. 어떠한 수효의 버스 사이클들을 포함할 수 있는 록킹된 동작은 공유된 원의 제어를 갖는 특정 유니트 또는 디바이스에 의해 록킹이 풀린다 공유된 원이 록킹되어 있는 동안, 공유된 원 에 액세스 하기를 원하는 유니틀들은 이러한 기타 유니트들이 록크 제어신호를 나타내면 록킹될 수 있다. The locking action, which may comprise a bus cycle of any suhyo is desired unicast frame to the access to a shared circle while it is the unlocked the locking by the particular unit or device having a control of the shared source shared circle locking are these other units may be locked to the lock control signal it indicates. 록크 제어 신호가 존재하지 않으면, 이러한 기타 유니트가 예를들어 긴급란 요구 또는 절차를 처리하는것 등과 같은 공유된 원에의 액세스를 얻는 것이 가능하다. If the lock control signal is not present, these other units that it is possible to obtain an instance of access to a shared source such as a request or gingeupran haneungeot handling procedure, for example. 록크 제어선호를 나타내는 유니트가 공유된 원에의 액세스를 얻기 이전에, 이것은 원이 록킹된 동작에 연루되어 있느냐를 보기 위해 시험하고, 그후 동일 버스 사이클 동안에 원이 록킹된 동작에 연루되어 있지 않다면 그 원에의 액세스를 얻을 수도 있다. If previously, the unit indicates the lock control preference Getting access to a shared source, which is not involved in the test to see whether been implicated in a circle with a locking operation, and then source is locked during the same bus cycle operation that You may get access to the source.

따라서, 원을 공유하기 위해 록킹된 동작을 적절한 제어 즉, 록크 제어신호를 발생하는 유니트들간에 유효하고 예를들어 정보의 테이블이 저장될 수도 있는 일부분의 메모리를 공유하는데 사용될 수 있는 것임을 알 수 있다. Accordingly, it can be seen that that can be used effectively in the unit between the generated the appropriate control words, the lock control signal for a locking operation in order to share the source, and, for example, shared memory, of a portion, which may be a table in the data storage . 더우기, 유니트들중의 하나가 공유된 원에서 정보를 변화시키기를 원한다면, 기타 유니트들은 록킹 되어 단지 부분적으로로 변화된 정보에의 액세스를 얻을 수는 없고 차라리 이러한 모든 변화가 이루어진후에만 액세스가 허용된다. Moreover, one of the units that want to change the information on the shared source, and other units may be locked only get access to the changed information to the part, not rather only after all such changes made are allowed access . 이 경우에 판독 수정 기록 동작이 관여될 수도 있다. It may be a read modify write operation involved in this case. 록킹된 동작을 사용함으로써, 다수 처리 시스템이 지지될 수도 있음을 알 수 있다. By using the locking action, it can be seen that the number of processing systems may be supported. 예를 들어, 2개의 중앙처리장치가 동일한 버스(200)에 접속되어 있는 경우, 양자는 록킹된 동작이 사용되었다면 간섭없이 버스에 접속된 메모리 유니트들을 공유할 수 있다. For example, if there is access to two identical bus 200 the central processing unit, and both may share a memory unit connected to the bus without interference if the locking action in use.

알 수 있듯이 록크된 동작을 위한 BSSHBC-신호는 이제 설명해온 바와는 다른 식으로 사용된다. As can be seen BSSHBC- signal for a lock operation it will now be described as is used that has a different expression. 록크된 동작을 행하는 동안, 시험 및 록크절차에 의해서 분할된 원에의 액세스를 얻고 이것이 그 록크된 동작을 완료할때 분할된 원의 록킹을 풀기 위해 원을 분할하도록 시도하는 장치에 의해 BSSHBC-신호가 유출된다. While performing the lock operation, the lock and gain access to the test divided by the original procedure it BSSHBC- signal by a device attempting to divide a circle to release the locking of the divided circle to complete the locking operation the It is leaked.

따라서, 제12도에 의해 알 수 있듯이, 록크히스토리 플립플롭(50)이 구성되어 있어, 세트되었을 경우 록크된 동작이 처리중에 있음을 가리킴에 따라, NAK신호를 드라이버(59)를 통해 요구중인 유니트로 유출되도록 한다. Thus, as can be seen by the 12 degrees, the lock history flip-flop requires that are units for, NAK signal according to the pointing to the locking operation that the processing through the driver 59, if 50 it is configured, a set so that outflow. 제12도의 논리가 분할된 원을 위한 버스(200)의 인터페이스 논리를 나타낸다고 가정하면, BSLOCK+신호(2진수 1상태)가 AND 게이트(52) 및 소자(56)의 플립플롭 D3에 수신된다. The Assuming represents the interface logic of the bus 200 for the 12-degree logic is divided original, BSLOCK + signal (binary 1 state) is received in the flip-flop D3 the AND gate 52 and element 56. 이에따라 소자(56)는 AND게이트(5i)의 하나의 입력에 수신되는 MYLOCK+ 신호를 발생시킨다. Yiettara element 56 generates a MYLOCK + signal received at one input of the AND gate (5i). 록크히스토리 플립플롭이 세트되지 않는다면, 그에 따라 NAXHIS+ 신호는 게이트(52)에의 다른 두개의 일련의 상태에 무관하게 2진수 제로가 되어 게이트(46)에의 하나의 입력에 2진수 제로를 발생시킬 것이다. Lock history flip If flop is not set, will NAXHIS + signal is a binary zero independently of the other two series of status to the gate 52 generates the binary zero to one input to the gate 46 accordingly. 게이트(46)의 모든 입력들이 2진수 제로를 수신하고, 그에 따라 이 유니트 및 디바이스에 대한 현재의 어드레스가 수신되었음을 그리고 공통소자 또는 버퍼가 비지가 아닐 경우에는 그때 ACK 신호가 BLSOCK+신호에 반응하여 소자(56) 및 드라이버(61)를 통해 발생할 것이다. Element or that the reception of the current address, and a common device or buffer is not the curd is then an ACK signal in response to BLSOCK + signal for every input of the gate 46 will receive a binary zero, and the unit and the device accordingly It will occur through 56 and the driver 61. 록킹된 동작이 개시하자마자 BSLOCK+신호의 2진수 1상태가 수신된 D입력에서 BSSHBC-신호의 2진수 1상태에 반응하여 히스토리 플립플롭(50)을 세트시킬수있도록, ACK신호(MYACKR+)가 충분히 AND 게이트(51)를 인에이블시킬 것이다. As soon as the start of a locking operation in response to the binary 1 state of the BSSHBC- signal from the binary 1 state is received D input of the BSLOCK + signal to sikilsu set a history flip-flop 50, a sufficient AND gate ACK signal (MYACKR +) a 51 a will be enabled. 따라서 시험 및 록크동작이 동일한 버스 사이클동안 실행된다. Therefore this test and the lock operation is performed during the same bus cycle.

플립플롭(50)이 BSLGCK+ 및 BSSHBC-신호의 2진수 1상태 수신시에 이미 세트되었다면, 그때 2진수 1신호가 AND 게이트(52)의 출력에서 발생하게 되어, 기타 모든 조건이 만족되고 있을 경우 NAK신호를 발생 시키기 위해 AND게이트(44)를 인에이블 시킬수 있도록 인버터(58)의 출력에서 2진수 제로상태를 발생시킬 것이다. If the flip-flop 50 is already set at the time of binary 1 state reception of BSLGCK + and BSSHBC- signal, becomes then the first signal a binary number generated at the output of the AND gate 52, if all other conditions are satisfied NAK AND it will generate a binary zero state at the output of the inverter 58, the gate 44 to the enable sikilsu to generate a signal. 따라서, 시험 및 록크동작은 또 다른 장치가 분할된 원의 사용을 금지하는 NAK응답을 발생시키도록 되어야 한다. Accordingly, the test and the lock operation is to be to another device generates a NAK response to ban the use of a divided circle.

분할원을 사용하는 유니트가 그 작동을 일단 완료하며, 유니트는 상기 원을 언록킹하여야 한다. A unit that uses the divided original and once completed its operation, the unit is to be locked to the original language. 이것은 사용자 유니트로부터 BSLOCK+신호의 2진수 1상태 및 BSSHBC-신호의 2진수 제로 상태의 수신에 의해 이루어진다 이것은 제12도의 논리를 인에이블 시켜 게이트(51)를 인에이블 시키먼서 ACK응답을 제공하게 됨에 따라, BSSHBC-신호의 2진수 제로 상태에 의하여 히스토리 플립플롭(50)을 효율적으로 리세트시킨다. This is as the user unit is made by a binary 1 state and the binary number received in the zero state of the BSSHBC- signals BSLOCK + signal this to enable the logic of claim 12 degrees to provide meonseo ACK response to the enable gates 51 , thereby effectively resetting the history flip-flop 50 by the binary zero state of the signal BSSHBC-. 이게 분할원은 자유롭게 기타 유닉트들에 대해서 ACK응답을 할 수 있다. This division agent may be an ACK response for the other free Unix agent. 또한 분할원은 록크 히스토리 플립플롭(50)의 클리어 입력에서의 버스 클리어 신호(BSMCLR-의 2진수 제로상태)에 의해 록킹이 해제될 것이다. Also divided original is to be locked is released by the lock history flip-flop (binary zero state of the BSMCLR-) of the bus clear signal from the clear input of 50.

분할된 원이 단지 BSLOCK+신호의 2진수 1상태를 나타내는 기타 유니트들을 록킹함을 알 수가 있다. The divided circle can be seen that the other locking unit only indicates the binary 1 state of the signal BSLOCK +. 예를 들어 유니트가 NAKHIS+신호가 2진수 1이되게 그 히스토리 플립풀롭을 세트되게하는 분활된 원에의 액세스를 얻기를 원한다면, 그때 BSLOCK+신호가 2진수 제로인 경우, AND 게이트(52)의 출력은 2진수 제로가, 되어 NAK응답을 디스에이블시키고 기타 상태에 따라 WAIT또는 ACK응답을 인에이블시킬 것이다. For example, the unit is output in the case NAKHIS + signal is a binary 1 is to be desired to gain access to a division circle which causes set the history flip pulrop, then BSLOCK + signal is zero binary value, AND gate 52 is 2 decimal zero, is to be disabled, the NAK response and enable the WAIT or ACK response, depending on other conditions. 따라서, 유니트는 원이 록킹된 동작에 관여되어 있을지라도 분할된 원에의 액세스를 얻을 수도 있다. Thus, the unit may also obtain access to the divided original even if the source is involved in the locking operation.

따라서, 제어기들중의 어느 하나에서의 WAIT 신호의 발생으로 고우선순위 제어기의 디바이스가 버스 사이클의 순서로 브레이크되고 버스를 필요로 한대로 사용할 것이다. Accordingly, it would be used As the device of any one WAIT Gow priority control to the generation of signals in the controller of the brake and requires a bus in the order of the bus cycle. 서어비스를 요구하는 고우선순위 유니트 가 없는 경우에 마스터에 의해 확인 수신되어 WAIT상태를 종료할때 특정 마스터/슬레이브 배열이 유지될 것이다. If you do not have a go-priority unit requesting seoeobiseu is acknowledgment by the master will be the time to end the WAIT state, the particular master / slave arrangement maintained. 뒤이어, 버스를 사용하도록 또 다른 사용이 허용된다. Subsequently, another use to use the bus is allowed. 따라서, BSDCNN+신호는 슬레이브로 하여금 세가지 응답중 어느 하나 즉, NAK,WAIT 또는 ACK신호충 어느 하나를 발생되게 한다 이들 응답중 어느 하나가 끝날 무렵에 새로운 우선순위 회로망 사이클이 발생하고 이러한 특정 디바이스가 버스에의 액세스를 얻거나 또 다른 고우선순위 장치가 버스를 점유하게 된다 이때, 버스상의 신호 상태들은 유니트에 대하여 내부에 도시된 신호들에 대해 2진수 상태에서 반전하고 있음을 알 수 있다. Thus, BSDCNN + signal is one cause the slave any of the three response i.e., NAK, WAIT or ACK signal charge causes the generation of any new priority network cycle occurs and this particular device bus in at the end of any one of these responses is gain access to the or another go-priority unit is occupied by the bus this time, the signal state on the bus can be seen that the reversal in binary state for the signal shown therein with respect to the unit. 예를 들어 버스 요구 신호는 예를들어 제10도의 드라이버(18)와 수신기(11)간의 버스상에서 1상태에 있고 제어기들 자체에서는 반대 상태에 있는 것으로서 되어 있다. For example, the bus request signal, for example, is in the first state on the bus of 10 ° driver 18 and the receiver 11 in the controllers themselves are as in the opposite state. 더우기, 상술하였듯이, 버스상에 접속된 제어기들중 어느것간의 제4의 응답은 거기에 전혀 응답은 없다는 것이다. In addition, As mentioned above, the response of the controller of the fourth between whichever of the connection to the bus is not at all the response to it. 따라서, 마스터들중의 하나가 메모리로 부터 서어비스를 요구하고 있고 이 메모리가 시스템내에 설치되어 있지 않다면 본 기술에서 잘 알려져 있는 타임 아웃 소자가 예를 들어 5마이크로초 등과 같은 기간후에 신호를 발생하게 됨에 따라, NAK신호를 발생할 것이다. Therefore, As one of the master from the memory and required to seoeobiseu and the memory is the time-out devices well known in the art it is not installed in the system, for example to generate a signal after a period, such as 5 microseconds Accordingly, it will result in a NAK signal. 이때에, 중앙의 프로세서는 트랩루우틴의 인틴럽트에 의한 것등과 같은 작동을 취할 수도 있다. At this time, the central processor may take the operation such as such as that obtained from the intin interrupt trap Lou tin.

앞서 언급하였듯이, 정보가 메모리로부터 이송되어 있을때, 그 메모리는 결코 NAK또는 WAIT신호를 받지 않을 수 있다. As mentioned previously, when information is transferred from the memory, the memory can never receive a NAK or WAIT signal. 이것은 본 발명에 의한 장치의 본질적인 우선순위 배열 때문이다. This is because the intrinsic priority arrangement of the apparatus according to the present invention. 메모리는 최고 우선순위 디바이스이다. Memory is the highest priority device. 유니트가 메모리에게 정보를 보내달라고 요구하면, 그때 유니트는 시간상의 몇몇 포인트에서 정보를 기대할 수가 있다. If the unit requires them to send information to memory, then the unit can expect information from the temporal some point. 이 유니트가 메모리에게 NAIT 또는 NAK신호를 발생한다면, 그때 이 메모리가 최고 우선순위인 디바이스이기 때문에, 메모리는 데이타이송을 요구했던 특정 제어기에의 액세스를 계속 시도할수 있고, 또 버스를 행업할 수도 있는바, 다시말해 메모리가 최고 우선순위인 디바이스이기 때문에 데이타가 이이 요구되었던 특정 제어기에 의해 수령될때까지 추가적인 데이타 이송을 버스로 하여금 효과적으로 디스 에이블 시키게할 수 있기 때문이다. If the unit is generating the NAIT or NAK signal to the memory, then, because the memory is the highest priority device, memory, and it can continue to try to access a particular control that requires the data transferred, and which may hang the bus bars, in other words, because the memory can thereby be a top priority of the device by a specific controller was this data is required until the receipt of additional data allows the bus transported effectively disabled since. 제11도의 메모리 제어기 논리에서 알 수 있듯이 실제적으로, 메모리에의 WAIT 또는 NAK응답은 메모리 허용 플립플롭(22M)이 NOR 게이트(21M)의 입력에 나타나는 BSWAIT+ 또는 BSNAKR+신호에 의해 리세트되는 결과를 가져올 것이다. The As can be seen from 11, the memory controller separate logical practice, WAIT or NAK response to the memory is the memory allows the flip-flop (22M) this result in BSWAIT + or BSNAKR + reset by the signal appearing at the input of the NOR gate (21M) will be. 이에 따라 2중 워어드 결합 논리(94) 및 NOR게이트(2M)를 통해 사용자 플립플롭(15M)을 리세트시키는 결과를 가져오고, 이것은 요구 플립플롭(17M)을 리세트시키는 결과를 가져올 것이다. Accordingly, of the two through War Admiral combination logic 94 and the NOR gate (2M) to bring the result that the reset user flip-flop (15M), which will result to reset the request flip-flop (17M). 이러한 플립플롭 리세트 작용의 효과는 메모리에의 WAIT 또는 NAK응답에 의해 메모리가 다시금요구중인 유니트로 데이타를 이송시키지 않게 하는 결과를 가져와 이에 따라 데이타가 사실상 유실될 것이다 따라서 확인 신호만이 메모리로부터의 요구에 반응하여 데이타를 받아들이도록 이루어질 수 있다. The effect of this flip-flop reset action will bring results that do not transfer the data to the again demands that are units of memory by a WAIT or NAK response to the memory The only data is effectively lost, it will thus check signal in accordance with this from the memory It may be made in response to the request to accept the data. 그러나, 제어기는 데이타 유실없이 또 다른 제어기 또는 제어 프로세서로 NAK또는 WAIT신호를 발생시키도록 허용된다. However, the controller is allowed to generate a NAK or WAIT signal to another controller or control processor without loss of data. 부가적으로, 일반적인 규칙은 한제어기가 고우선순위 제어기로부터 정보를 요구하면 요구중인 이 제어기는 정보를 받아들일 준비를 해야하고 따라서 NCK신호 에 따라 반응하여야 한다는 것이다. In addition to that, the general rule is that if one controller is requesting information from the Glasgow senior controller requirements that are the controller must be ready to accept the information and therefore must respond to the NCK signal.

이 디바이스가 준비되어 있지 않다면, 이때 기타의 조건들이 만족될 경우 NAK신호가 발생할 것이다. If the device is not ready, wherein when the other conditions are satisfied it will cause the NAK signal. WAIT신호가 아니고 NAK신호가 발생되는 이유는 전형적으로 제어기(210)등과 같은 어떤 제어기가 비지일 경우 단말장치는 밀리초의 비지가 아니라 몇 마이크로초 이상의 비지라는 사실 때문이다 따라서 마스터에는 지시가 마스터가 계속 시도해야 한다는 것일 경우 사이클 시간이 소모될 수 있다. Not a WAIT signal the reason that the NAK signal is generated typically when no controller is busy, such as the controller 210, the terminal device is the fact that more than a few microseconds and not busy millisecond busy therefore master has indicated that still the master If that should be attempted it is the cycle time can be consumed. 다소, 이 지시는 요구중인 유니트가 불필요하게 버스사이클들을 사용한다기 보다는 차라리 데이타 처리를 계속하여야 한다는 것이어서 시스템의 전반적인 응답을 지연시킨다. Rather, it is directed to delay the overall response of the geotyieoseo units that require being unnecessarily continued to be a bus rather than a multifunctional data processing system using the cycle. 요구중인 유니트가 해야되는 모든 것은 편리하게 그 지정 유니트를 재시도하는 것이다. All that is required is to have units that are easy to re-try the designated unit.

디시 제12도에 도시한 메모리 비지 플립플롭(49)의 동작을 참조하면, 데이타 입력은 버스동작에 비동기적인 MOSBY+신호를 수신하게 결합된다. If the DC reference to the operation of the memory busy flip-flop 49 is illustrated in Figure 12, data input is coupled to receive the asynchronous MOSBY + signal on the bus operation. 이 신호는 제어기를 위해 버스상에서 발생하고 있는 동작에 관계없이 어느 시간에서나 수신될 수도 있다. The signal may be received at any time regardless of the operation that occurs on the bus to the controller. SDCNN+신호가 마스터 로부터 플립플롭(49)의 클럭입력에 수신되었을때, 그 메모리의 상태에 대해서 즉, 이것이 그 시간에 비지인지 아닌지의 여부에 대한 히스토리가 저장된다. When SDCNN + signal is received to a clock input of the flip-flop 49 is the master, that is, with respect to the state of the memory, this is a history as to whether the busy whether or not is stored at that time. 따라서, 이것은 버스사이클의 반응에 있어서 혼동을 배제한다. Thus, this excludes confusion in the response of the bus cycle. 플립플롭(49)에 의해 제공되는 히스토리 보유가 없다면, WAIT상태에서 버스사이클을 개시하고 ACK상태를 발생시키는 상태에서,동일한 버스 사이클을 종료하는 것이 가능한 것이다. If there is no history retention provided by the flip-flop 49, it is capable of initiating a bus cycle in the WAIT state, and in a state of generating the ACK state, the end of the same bus cycle. 따라서, 양자의 응답은 오차 상태일수도 았는 동일한 버스 사이클 동안에 이루어질수 있다. Therefore, the quantum response can be achieved during the same bus cycle atneun be an error condition. 히스토리 플립플롭(49)을 사용함으로써, 이 응답은 BSDCNN+신호가 수신된 시간에 제어기가 개입되어 비동기 응답을 허용하고 메모리속도의 오차 또는 차이와 무관한 상태로 고정된다. By using a history flip-flop (49), this response is a controller engaged in the BSDCNN + signal is received allows for asynchronous response time and is fixed at one regardless of the error or the difference between memory speed state.

[2중 호출 동작응답사이클] [2 call response operation cycle of;

상술한 설명으로 중앙의 프로세서가 마스터로서 메모리의 2중 호출 요구를 행하고 메모리 제어기가 그 요구의 구령 또는 거절에 따라 응답하는 2중 호출 동작의 제1의 버스 사이클의 동작을 종료한다. In the above description performs the second call request from the memory as a central processor, the master terminates the operation of the bus cycle of the one-calling operation of the memory controller responds to the shout or rejection of the request. 이제 메모리 제어기가 마스터이고 중앙의 프로세서가 슬레이브인 제2 및 제3의 버스 사이클들을 설명할 것이다. It will now be a memory controller to account for the master and the slave in the second bus cycle and a third of the central processor. 이들 2개의 버스 사이클에 있어서, 메모리 제어기는 버스를 지정하고 요구된 정보를 수령한 중앙의 프로세서에 대한 버스상에 설정한다. In these two bus cycles, the memory controller is set on the bus of the central processor of the receipt of the request information, and specifies the bus. 이제 이들 2개의 버스 사이클을 제11도, 제11A도, 제13도 및 제13(a)도를 참조하여 상세히 설명한다. Now to Figure 11, the Figure, the 11A these two bus cycles, the 13 degrees and the 13 (a) will be described in detail with reference to FIG.

[메모리 제어기 우선순위 회로망 논리] [Priority network logic memory controller;

제11도는 각각의 메모리가 버스 사이클을 요구하고, 타이 브레이킹을 실행하며, 데이타 버스 사이클 현재(BSDCNN-)신호를 발생시킬 것을 요구하는 논리를 보여주고 있다. Of claim 11, each of the memory is running, tie braking and turning require bus cycles, and shows the logic required to generate the data bus cycle now (BSDCNN-) signal. 버스상의 기타 모든 유니트들은 핸드 쉐이킹 기능을 위한 논리와 유사한바, 예를 들어 중앙의 프로세서는 제10도에 도시한 우선순위 회로망 논리를 지니고 있다. All other units on the bus may include, for bars, for example, similar to the logic for handshaking functions of the central processor has a priority network logic shown in the Figure 10. 또한 제11도에는 2중 호출동작을 행하는 동안에 메모리의 핸드 쉐이킹 기능을 변경시키는 논리를 도시하고 있다. In addition, the 11 degrees, there is shown the logic for changing the handshaking functions of the memory while performing the operation of the second call.

이와 같은 2중 워어드와 관련된 논리인 소자(24)는 제11A도에 보다 상세히 도시되어 있다. In the logic device associated with the adjuster of War 2 as 24 is more in detail shown in the Figure 11A. 제10도 및 제11도의 우선순위 회로망 논리간의 논리소자 및 기능의 유사성 때문에, 그 차이점들만 이후 설명할 것이다. Since the 10 degree and the similarity of logic elements and functions between the priority network logic of claim 11 degrees, will be described later, only the differences. 즉, 제11도에서 소자(10M), (11M), (13M), (14M), (15M), (18M), (20M), (21M), (22M), (23M), (24M), (25M) 및 (26M)은 제10도와 대응하는 소자(10-26)과 동일하고 또 그 기능도 동일하다. That is, (11M) in the eleventh FIG device (10M),, (13M), (14M), (15M), (18M), (20M), (21M), (22M), (23M), (24M) , (25M) and (26M) are the same and the same function and also the element (10-26) corresponding help claim 10. 제11도의 소자(12M), (15M), (17M), (19M), (28M), (29M)은 가기 제10도의 소자(12-29)와 유사하여 그 차이점들만 후술할 것이다. Claim 11 degrees device (12M), (15M), (17M), (19M), (28M), (29M) will be described below, only the differences similar to the top element of claim 10 degrees (12-29).

버스 요구들은 메모리가 이미 요구된 데이타를 이송할 준비가 되어 있을때만(즉, 응답 제2의 반쪽 버스 사이클을 개시하는 동안)메모리에 의해 이루어진다. Bus requests are made by the memory (during the start of the words, half bus cycle response of a second) only when the data is ready to transfer to the memory is already required. 다시 제11도를 참조하면, 메모리가 요구를 수용하고 MOS메모리 갱신 사이클을 실행하지 많을때, 제11A도의 메모리 타이밍 발생기는 라인(185)을 통해 사용자 플립플롭(15M)의 클럭(C)입력에 연결된 클럭기능 신호 DCNNGO-를 발생시킨다. Referring back to claim 11, also, the memory accepts a request and the clock (C) input of user flip-flop (15M) through during periods of high to execute the MOS memory update cycle, the 11A degree memory timing generator line (185) to generate a signal associated with the clock function DCNNGO-. 신호 CONNGO-가 2진수 제로에서 2진수 1상태로 변위할때, 라인(184)을 통해 사용자 플립플롭(15M)의 D입력에 연결된 제11(a)도의 NOR 게이트(87)로 부터 나은 INREDY-신호가 사용자 플립플롭(15M)의 Q출력으로 옳겨진다. CONNGO- signal when the displacement from binary zero to binary one state, from the through line (184) of claim 11 (a) degrees of NOR gate 87 is connected to the D input of user flip-flop (15M) better INREDY- the signal is olgyeo the Q output of user flip-flop (15M).

후술하는 제11(a)도 설명에서 알수 있듯이, 신호 INREDY-가 2진수 1이기 때문에, 사용자 플립플롭(15M)의 Q출력 신호로서 기억된 요구 신호 STREQQ+는 2진수 1이 될것이다. Below the 11 (a) Fig. As you can see from the description, the signal INREDY- because the binary 1, the desired signal + STREQQ stored as the Q output signal of the user flip-flop (15M) will be the binary number 1. 사용자 플립플롭(15M)의 세트(S)입력은 풀업 저항기를 통해 클러스 전압선으로 수신되는 신호에 불과한 MYOULD+신호에 의해 그 입력을 2진수 1상태로 세트시킴으로써 효과적으로 디스에이블 된다. A set of user flip-flop (15M) (S) input is disabled by effectively set the input signal by + MYOULD only a signal received by cluster voltage line through a pull-up resistor as a binary 1 state. 미해결의 기타 버스 사이클 요구가 없는 경우(신호 BSREQT-가 2진수 1임), 데이타 사이클은 진행중, 신호가 없고(신호 BSDCNN-가 2진수 1임), 그리고 시스템은 초기화로부터 모든 논리를 클리어하지 않으며(신호 BSMCLR-가 2진수 1), 그후 NOR 게이트(14M)출력인 신호 BSBSY-는 2진수 1이 된다. If there are no unresolved other bus cycle request (signal BSREQT- a binary 1 Im), the data cycle is not in progress, a signal (BSDCNN- signal is a binary 1, Im), and the system does not clear all of the logic from the initialization (signal BSMCLR- a binary 1), then NOR gate (14M), the output signal BSBSY- is a binary 1. 버스 클리어 신호 BSMCLR-는 마스터 클리어 신호 MYMCLR-인 제10도의 AND 게이트(12)에의 입력을 대신하는 제11도의 AND 게이트(12M)에의 입력이다. Bus clear signal BSMCLR- is input to the AND gate 11 degrees (12M) that replaces the input to the first AND gate 10 degrees 12 master clear signal MYMCLR-. 그러므로 2진수 1상태로 진행하는 저장된 요구 신호 STREQQ+는 NAND 게이트(16M)에의 양 입력을 2진수 1로 만들어 NAND 게이트(16M)의 출력이 2진수 제로가 되게 한다 요구 플립플롭(17M)의 세트 입력에서의 2진수 제로의 발생으로 요구 플립플롭(17M)이 세트되는 결과를 가져온다. Thus, binary 1 stored request signal goes to state STREQQ + is set input of the NAND gate (16M) made to the positive input to a binary 1 causes the output of the NAND gate (16M) binary zero request flip-flop (17M) the generation of the binary zero results in a request flip-flop results (17M) is set in. 플립플롭(17M)의 클럭입력을 접지시켜 놓음에 따라, 즉 2진수 제로에 따라, 플립플롭(17M)은 NAND 게이트(16M)의 출력에 의해서만 세트된다. Depending on the placement by grounding the clock input of the flip-flop (17M), that is, according to the binary zero, the flip-flop (17M) is set only by the output of the NAND gate (16M). 요구 플립플롭(17M)의 Q출력을 2진수 1상태로 세트시킴에 따라 버스 타이 브레이킹 회로망 NAND 케이트(19M)에 대하여 요구를 행하는 결과를 가져와서 이러한 버스 요구의 우선순위를 기타 가능한 동시 요구들(있을 경우)에 비교한다. The request flip-flop (17M) Q outputs a binary bus tie according to Sikkim set to the first state braking network NAND Kate (19M) as possible to prioritize these bus request takes the result of performing a request to the other simultaneous requirements of ( if present) it is compared to. 동시에, 요구 플립플롭(17M)의 Q출력은 버스 송수신기에 송출되어, 여기서 Q출력은 소자(18M)에 의해 반전되어 버스상의 버스요구 신호(BSREQT-)가 된다. At the same time, the Q output of request flip-flop (17M) is sent out to the bus transceiver, where the Q output is inverted by an element (18M) is a bus request signal (BSREQT-) on the bus.

신호 BSREQT-가 2진수 제로가 될때, 이것은 기타 저장된 요구가 시스템의 다른 요구 플립플롭(17M)을 세트시키지 않게 한다. The signal BSREQT- is not 2 when the binary zero, this is not required and other stored sets of different request flip-flop (17M) of the system. 어떠한 유니트는 그 사용자가 플립플롭(15M)을 세트 시킴으로써 버스 시이클을 요구 할 수 있기 때문에, 1개 이상의 요구 플립플롭(17M)은 각기 미래의 가능한 비지 사이클을 나타내는 일정시간에 세트될 수 있다. Any unit may that may be set by the user in a certain period of time it is possible to request the bus Shi is greater by a set of flip-flop (15M), 1 or more request flip-flop (17M) are each indicating a busy cycle possible in the future. 동시 요구가 있을때, NAND 게이트(15M)는 적절한 허용 플립플롭(22M)을 세트시켜 유니트를 요구하는 최고의 우선순위에 데이타 사이클을 허용한다. When there is a simultaneous request, the NAND gate (15M) allows the data cycle to the highest priority requesting unit to set the appropriate allow flip-flop (22M).

어떠한 유니트로 데이타 사이클을 허용하기 위해선, NAND게이트(19M)의 모든 입력 타이 브레이킹 신호들은 2진수 1이어야 한다 제10도와 관련하여 상술하였듯이, 최고 우선순위 유니트 즉 메모리의 소자(28M)는 지연 소자(13M)와 유사한 지연 소자인바, 이것은 예를 들어 20나노초의 지연을 가질수도 있다. In order to allow a data cycle in any unit, all input tie braking signal of the NAND gate (19M) are to be binary 1 As described above with reference to help claim 10, the device (28M) of the highest priority unit, i.e., the memory includes a delay element ( Invar delay elements similar to 13M), which for example may go for a delay of 20 nanoseconds. 최고 우선 순위 유니트에다 소자(28M)의 지연을 제공하지 않으면, 이렇게 최고 우선순위 유니트는 항시 지연선(13M)에 의해 제공되는 지연을 초래함이 없이 버스에의 액세스하여 점유된다. Highest priority failure to provide a delay of the eda ranking unit device (28M), thus the highest priority unit is occupied without incurring the delay provided by the delay line at all times (13M) by access to the bus. 따라서, 소자(28M)의 지연을 제공함으로써, 최고 우선순위 메모리는 그 요구 플립플롭(17M)을 세트한 시간후에 지연시간 예를 들어 20나노초 동안 그 허용 플립플롭(22M)을 세트시키는 것을 방지한다. Thus, by providing a delay element (28M), the highest priority memory is, for the delay time, for example after the time set for the request flip-flop (17M) and prevents the set that allows the flip-flop (22M) for 20 nanoseconds . 최고 우선순위 유니트에다 그리고 지연소자(28M)와 병렬이 되게 예를 들어 제11도의 논리의 레이스 상태 때문에 플립플롭(17M)와 Q출력에서 발생했던 순간적인 메모리에 기인하여 게이트(19M)를 인에이블시키지 않도록 요구 플립플롭(17M)의 Q출력에서 NAND 게이트(19M)의 한 입력으로 직접 결선을 할수가 있다. Highest priority eda ranking unit and a delay element (28M) in parallel with the presented example of the gate (19M) due to the very fast memory which have occurred in the flip-flop (17M) and the Q output because of race conditions of the degree of claim 11, logic enable not so in the Q output of request flip-flop (17M) it may be a direct connection to one input of the NAND gate (19M). 메모리는 버스 사이클이 허용되는 시점까지의 준비상태를 예상하여 요구 플립플롭(17M)을 세트함으로써 버스를 미리 요구하지 않기 때문에, 제10도의 중앙의 프로세서 우선순위 회로망 논리에 관련하여 상술한 바와 같이 신호 MCDCND+ 에 대응하는 NAND게이트(19M)에의 입력으로서 아무런 사용자 준비신호가 존재하지 않는다. Memory signal as described in anticipation of the readiness and the time that the bus cycles accepted request flip-flop (17M) in relation to the processor priority network logic of claim 10 degree center because by not requesting bus pre-set above yet the user ready signal as an input to the NAND gate (19M) corresponding to MCDCND + do not exist. NAND게이트(19M)에의 타입력은 제10도의 NAND 게이트(19)의 그것들과 유사하게 동작한다. The other input to the NAND gate (19M) operates similarly to that of the first 10 degree NAND gate (19). 각각의 유니트는 버스 요구를 할때 AND 게이트(20M)의 출력을 2진수 제로로 구동한다. Each unit will drive the output of the AND gate (20M) as a binary zero when the bus request. 따라서, BSMYOK+는 2진수 제로로 세트되고 버스로 보내져서 거기서 이 신호는 저 우선순위 유니트들상의 타이 브레이킹 게이트들, 즉 NAND게이트(19M)에 대한 동작에 대한 동작 불능 신호가 된다. Thus, BSMYOK + is so is set to binary zero is sent to the bus there is a signal on the gate of breaking ties with the low priority unit, that is, the inoperative signal for the operation of the NAND gate (19M).

메모리는 항시 버스상의 최고 우선순위 위치를 점유한다. Memory occupies the highest priority position on the bus at all times. 이 위치에서 타이 브레이킹 신호는 풀업 저항기들로부터 2진수 1신호들로 결선된다. Tie braking signal in this position is the wiring from the pull-up resistor by the binary 1 signal. 이 시스템에서 고우선의 메모리 제어기가 없는 경우, 메모리가 신호 MYREQT+를 발생할때, NAND게이트(19M)의 입력에는 아무런 2진수 제로인 타이 브레이킹 신호가 없게 되고, 이에 따라 NAND게이트(19M)의 출력은 2진수 제로가 되어 허용 플립플롭(22M)을 세트시키는 것을 방지할수 있다. If in the system and do not have a memory controller of the first, the memory is to generate a signal MYREQT +, the input of the NAND gate (19M) has been not yet binary zero tie braking signal, whereby the output of the NAND gate (19M) 2 is a binary zero can be prevented to set the flip-flop allowed (22M). 플립플롭(22M)의 클럭 입력을 접지시켜 놓음에 따라, 2진수 제로인 플립플롭(22M)은 NAND게이트(19M)의 출력에 의해서만 세트된다. Depending on the placement by grounding the clock input of the flip-flop (22M), 2 binary zero, the flip-flop (22M) is set only by the output of the NAND gate (19M).

허용 플립플롭을 세트 시킴으로써 허용 플립플롭(22M)의 Q출력에서의 신호 MYDCNN+ 는 2진수 1인 되는바, 이 2진수 1은 버스 송수신기(23M)를 통해 반전되어 신호 BSDCNN-로서 버스상으로 송출된다. Allow signal MYDCNN + at the Q output of the flip-flop (22M) accepted by the set flip-flop is a binary 1 in a bar, the binary number 1, which is inverted over the bus transceiver (23M) is sent out as a signal BSDCNN- on the bus . 또한 라인(182)상의 신호 BYDCNN+는 후술하는 바와 같은 2중 호출 이송이 없으면(논리 94와 관련된 2중 워어드, 라인(183)상의 신호 STREQR+와 NOR게이트(19M)을 통해)사용자 플립플롭(15M)을 리세트시킨다. Signal BYDCNN + on the addition line 182 if there is no second call transfer of that will be described later (through War Admiral, signal STREQR + and NOR gate (19M) on the line 183 of the two associated with the logic 94) the user flip-flop (15M ), thereby resetting the. 또한 신호 MYDCNN+ 는 버스상으로 메모리 데이타, 메모리 식별 코우드를 및 기타 다른 몇몇제어 신호들을 게이트 시킨다. In addition, it signals MYDCNN + causes the gate control signal a few memory data, memory identification Code and the other on the bus.

2중 호출 동작을 행하는 동안, 요구중인 메모리는 2중 호출 신호 BSDBPL-를 버스상의 2진수 제로로 세트시킴으로써 2중 워어드가 요구되는 메모리에 알릴것이다. While performing the operation of the second call, the request being a memory is set by a call signal of the second bus BSDBPL- on the binary zero will be announced to the memory required for the adjuster of War 2. 타이밍 발생기 및 일부분의 버스 제어 논리 2중 호출 메모리들을 인에이블시켜 후술하는 바와 같은 1개의 워어드 아닌 2개의 워어드에 따라 응답케한다. To enable the timing generator and the call of the bus control logic 2, a portion of memory in response to Ke according to one War Admiral two War Admiral not as will be described later.

2중 워어드 호출 이송을 위해 사용된 버스 제어 및 응답논리는 제11도, 제11(a)도에 도시되어 있다. 2, the bus control used for War Admiral call transfer and the response of the logic of claim 11 also, the 11 (a) is shown in Fig. 이제 제11도를 참조하면, 단일 호출 이송을 행하는 동안, 메모리에 버스 사이클이 허용되어 요구 되었던 데이타 워어드를 다시 송출할때, 신호 MYDCNN+가 허용 플립플롭(22M)에 의해 발생된다. With reference now to the Figure 11, is performed during a single call transfer, when re-transmitting the data War Admiral was required to be disabled the bus cycle in the memory, it signals MYDCNN + is generated by a flip-flop allowed (22M). 메모리 사용자 플립플롭(15M)은 NOR게이트(29M)를 통해 신호 SSTREQR+의 선단부에 의해 리세트된다. Memory user flip-flop (15M) is reset by the leading end of the signal through the NOR gate SSTREQR + (29M). 라인(183)상의 신호 STREQR+는 후술하듯이 라인(182)상의 MYDCNN+에 응답하여 2중 워어드 연관 논리(94)에 의해 발생된다. To this signal, as will be described later STREQR + on line 183 in response to MYDCNN + on line 182 it is generated by the War Admiral associated logic 94 of the two. 사용자 플립플롭(15M)을 리세트 시킴으로써 그 Q바아 출력인 신호 STREQQ- 가 2진수 1이 되게하고 NOR게이트(70)를 통해 메모리의 요구 플립플롭(17M)을 리세트시킴으로써 그 Q바아 출력인 신호 MYREQT-가 2진수 1이 되게 하고, AND게이트(20M)를 통해 신호 BSMYOK+가 2진수 1이 되게 함에 따라 다음 동작을 위해 버스를 자유상태로 한다. By the user flip-flop (15M) to reset the Q bar output of the signal STREQQ- a binary 1 is to be output and the Q bar by resetting the request flip-flop (17M) of the memory via the NOR gate 70 is the signal MYREQT- is to be a binary 1, and the bus for the next operation, as by an aND gate (20M) signal BSMYOK + to be a binary 1 is in a free state. 따라서 단일 호출 동작인 경우에, 신호 MYDCNN+는 그 제1의 응답 사이클이 일어난후에 사용자 플립플롭(15M)을 리세트시키는 반면, 후술하는 2중 호출 동작에서 알수 있듯이 사용자 플립플롭(15M)이 리세트되기 이전에 2개의 응답사이클이 요구됨을 알 수가 있다. Therefore, when the single call operation, signal MYDCNN + is the first of the other hand to the response cycle is user flip-flop (15M) to reset after took place, as know in the call of the second to be described later operates the user flip-flop (15M) is reset it can be seen the previous two cycles required to respond.

제11도는 또한 메모리 요구를 행하는 동안 버스 데이타 리이드들의 내용을 기억하기 위해 메모리 제어기에 의해 사용된 논리를 예시하고 있다. Claim 11 degrees also illustrates the logic used by the memory controller for storing the contents of the data bus leads for performing a memory request. 버스 데이타 리이드 신호 BSDT00-내지 BSDT15-가 수신되어 제11도의 16개의 수신기(97)에 의해 반전된다. The bus data leads to BSDT15- BSDT00- signal is received and inverted by the receiver 16 degrees 11 (97). 결과적인 신호 BSDT00+ 내지 BSDT15+ 는 메모리제어기가 슬레이브로서 메모리 요구를 확인할때 제12도의 논리로부터 나온 라인(186)상의 신호 MYACKR+에 의해 레지스터(98)로 클럭킹 된다. The resulting signals BSDT00 through BSDT15 + + is clocked into the register 98 by the signal MYACKR + on line 186 derived from the 12-degree logic when the memory controller to check the memory required as a slave. 레지스터(98)는 16개의 D형 플립플롭들로 구성되어 있고 버스 데이타 리이드들의 내용을 기억할 목적으로 사용된다. Register 98 is composed of sixteen D-type flip-flop and is used in order to remember the contents of the data bus leads. 메모리에의 기록 요구를 행하는 동안, 버스 데이타 라인들은 메모리로 기록될 16비트 워어드의 데이타를 내포한다. While performing a write request to the memory, data bus lines and contains the data of the 16-bit Words adjuster to be written into memory. 메모리 판독 요구를 행하는 동안, 버스 데이타 라인들은 요구자의 채널 번호 및 제6도에 도시한 포오맷의 기능 코우드를 내포한다. For performing a memory read request, the data bus lines imply the function of a capsule ohmaet Code shown in the channel code and the sixth degree of the requestor. 판독 요구의 응답사이클, 단일호출 또는 2중 호출 판독요구를 행하는 동안, 채널번호 및 기능 코우드는 제5도에 도시할 포오맷 형태로 버스 어드레스 라인들상의 요구중인 유니트로 다시 반향하여 들어간다. Read request response cycle, enters by reflecting back to the while, the channel number and the function Koh lifting Four ohmaet bus address lines are required on the unit to be in the form shown in FIG. 5 for performing a single call or a call to a read request of the two. 채널 번호 및 기능 코우드의 반향은 메모리 제어기가 마스터로서 버스에 허용되었을때 레지스터(98)의 내용을 버스 어드레스 라인들 상으로 게이트시키도록 16개의 드라이버(99)를 인에이블시키는 신호 MYDCNN-에 의해 행해진다. Reflections of the channel number and the function Code is by the signal MYDCNN- to the memory controller enables the driver 16 (99) so as to gate the contents of the register 98 onto the bus address lines as the master when the bus has been accepted is performed. 후술한 설명에서 알수 있듯이, 응답 사이클동안 기능 코우드의 반향은 중앙의 프로세서로 하여금 데이타의 단일 호출 요구들에 반응하는 메모리 응답사이클들과 처리의 2중 호출 요구들에 반응하는 메모리 응답 사이클들간을 구별하도록 한다. As you can see from the following description, the echo of the function Code for a response cycle is the between the memory response cycle in response to the call request of the two causes of the central processor memory response cycle in response to a single call request of the data and processing It shall be distinguished.

이제 제11도를 참조하면, 메모리가 2중 워어드 판독 요구를 받아들이때, AND게이트(76)의 출력인 2중 워어드 호출신호(DFETCH+)는 2진수 1이 되어, 메모리가 MOS메모리 갱신 사이클에 있지 않다고 가정함으로써, DFETCH+신호가 2개의 연속적인 MYDCNN+신호를 발생시키게 메모리를 인에이블 시키는바 이것은 후술하는 바와 같이 마스터에 요구된 2개의 데이타 워어드를 송출한다. Referring now to claim 11 also, when the memory accepts War Admiral read request of the second, War Admiral call signal (DFETCH +) of the two outputs of the AND gate 76 is a binary 1, the memory MOS memory update cycle by the assumption that no, the DFETCH + signals are sent to two consecutive MYDCNN two data Wars requested to the master, as will be described later + signal thereby to enable the bar a memory which generates the adjuster. 마스터가 2중 호출 요구를 할때, 버스상의 BSWRIT-신호는 판독요구를 지시하면서 2진수 1이됨에 따라 수신기(반전용 증폭기)(71)의 출력은 2진수 제로가 될 것이다. When the call request to the master of the second, BSWRIT- signal on the bus as a binary 1, while indicating a read request output of the receiver (half only amplifier) ​​71 will be a binary zero. 또한 2중 호출요구를 행하는 동안 버스상의 2중 호출 신호 BSDBPL-가 2진수 제로이기 때문에, 수신기(72)의 출력은 2진수 1이 될 것이다. In addition, since the calling signal bus BSDBPL- of 2 on the binary zero for performing a call request of the two, the output of the receiver 72 will be a binary 1. 호출될 2개의 워어드중 첫번째, 즉, 버스 어드레스 라인 BSAD00-내지 BSAD22-에 의해 번지 지정된 워어드를 내포한 메모리가 특정 메모리에 존재하고 또 그 메모리가 비지가 아닐경우, 제12도의 메모리 제어기 논리는 MYACKR+ 신호를 2진수 제로로부터 2진수 1의 상태로 변위하게 하여 소자(74)의 D입력들을 Q출력들로 클럭킹 시킬것이다. The first of the two War Admiral is called, that is, the bus address lines to BSAD00- if the memory that contains the address given by the adjuster Wars BSAD22- not be present and yet the memory is busy with a specific memory, the memory controller logic of claim 12 degrees It will be displaced by the MYACKR + signal from the binary zero state to a binary 1, clocking the D input of the element 74 with the Q output. 즉, 입력 DO 에서의 2진수 제로인 신호 BSWRIT-는 기록 메모리 사이클 WRITMM+를 2진수 제로로 만드는 출력 및 판독 메모리신호 READMM+를 2진수 1로 만드는 Q0바아 출력으로 클럭킹 될것이다. That is, the binary zero at the input DO signal BSWRIT- is will be clocked to the output Q0 bar producing output and a read memory signal READMM + create a write memory cycle WRITMM + to binary zero to binary one. 소자(74)의 D1입력에서의 2진수 1인 BSDBPL+신호는 신호 MDFETCH+를 2진수 1로 만들면서 그 Q1출력으로 클럭킹될것이다. Binary 1 BSDBPL + signal at the D1 input of the device 74, creating a signal MDFETCH + 1 in a binary number will be clocked into the output Q1. 메모리 갱신이 진행중에 있진 않으면, 신호 REFCOM-는 2진수 1이되고 ; If the memory is updated to have gone in progress, REFCOM- signal is a binary 1; 메모리가 시험중에 있지 않기 때문에 2중워어드가 억제되지 않을 경우에는 신호 DWDINH-는 2진수 1이되며 ; If memory is not a second adjuster jungwo be suppressed because it is not in the test signal has DWDINH- is a binary 1; 그리고 신호 게이트(75)를 세트시키면, 신호 DFHINH-는 2진수 1이된다. And when setting the signal gate 75, a signal DFHINH- is a binary 1. AND게이트(76)에의 양 입력들이 2진수 1이면 그 출력인 신호 DFETCH+는 2진수 1이 된다. Both inputs to AND gate 76 to a binary 1 if the output signal DFETCH + is a binary 1.

NAND게이트(78)에의 입력에 걸려 있는 신호 MYACKR+ 를 예를 들어 100나노초 지연시킴으로써 메모리 타이밍 발생기(95)에 의해 발생된 DFETCH+ 신호 및 신호 DWDSET+의 동시 발생은 NAND게이트(78) 1출력인 신호 DWDSET-를 2진수 제로가 되게 함에 따라 2중 호출 히스토리 플립플롭(80)을 세트시킨다. Co-occurrence of the DFETCH + signal and signals DWDSET + generated by the memory timing generator (95) by 100 nanosecond delay, for example, a signal MYACKR + which takes in the input to the NAND gate 78 is a NAND gate 78, the first output signal DWDSET- to thereby set the call history flip-flop 80 of the second, as to be a binary zero. 2중 호출 히스토리 플립플롭(80)의 목적은 메모리가 2중 호출 동작에 반응하여서 메모리가 버스의 제어를 얻어 2개의 응답 사이클들중 제1의 사이클동안에 응답할때 2중 호출신호 BSDBPL-를 2진수 제로로 세트시켜 요구자에게 이것이 2개의 워어드중 첫번째 것이라는 사실을 알리는 것이다. Another object of the call history of the flip-flop 80 is the second call signal BSDBPL- of 2 when the memory is a memory cycle during the response of the first of the two response cycles takes control of the bus in response to the call of the second operating hayeoseo to set a decimal zero to inform the fact to the requester of this is that the first two War Admiral. 이중 호출 히스토리 플립플롭(80)의 Q바아 출력에서 2진수 제로인 신호 DWDHIS는 메모리가 제1의 응답사이클동안 2진수 1인 라인(182)상의 MYDCNN+ 에 따라 응답할때 NAND 게이트(81)의 출력이 2진수 제로가 되는 것을 방지한다. When the Q bar output of a dual call history flip-flop 80 is a binary zero signal DWDHIS the memory is to respond in accordance with the MYDCNN + on the first binary 1 in line 182 during the response cycle of the output of the NAND gate 81 It prevents the binary zero. 신호 DWDHIS-에 의한 억제작용은 인버터(82)의 출력이 2진수 1인 신호 MYDCNN+에 응답하여 2진수 1인 것으로부터 예방하여 제11도의 NOR게이트(29M)를 통해 메모리 사용자 플립플롭(15M)을 리세트시키는 것을 억제하게 된다. Inhibiting action of the signal DWDHIS- is a memory user flip-flop (15M) via an output the binary 1 signal in response to the MYDCNN + preventing from which a binary 1, the 11-degree NOR gate (29M) of the inverter 82 Li is suppressed to set. 이중 호출 히스토리 플립플롭에 의해서 플립플롭(15M)을 억제시킴으로써 MYREQT+ 신호가 2진수 1로 되는 결과를 초래하고 더우기 메모리가 드라이버(18M)를 통해 버스 사이클을 계속 요구하게 하는결과를 초래하는 메모리 요구 플립플롭(17M)의 리세트 작용을 예방한다. By inhibiting the flip-flop (15M) by the double call history flip-flop results in the MYREQT + signal to a binary 1, and In addition the memory request to the memory results in the continued demand for bus cycles through the driver (18M) Flip the prevention of the action of the reset flop (17M).

제1의 메모리 응답사이클동안, 라인(182)상의 신호 MYDCNN+의 선단부는 NANO게이트는(83)의 출력에서 이중 응답 신호 DWRESP-를 발생시키는바. During the memory cycle of the first response, line 182, signal MYDCNN + the tip NANO gate bar for generating a dual response signal at the output of DWRESP- 83 on. 이 NAND게이트(83)의 출력은 또한 2중 호출 히스토리 플립플롭(80)의 Q출력 즉, 2진수 1인 신호 DWDHIS+ 이다. The output of the NAND gate 83 is also the Q output that is, the signal DWDHIS + 2 binary 1 in the call history flip-flop 80 of the two. 2진수 제로인 신호 DWRESP-는 인버터(84) 그리고 다시 드라이버(85)에 의해 반전된후 2진수 제로인 신호 BSDBPL-로서 버스에 송출된다. Binary zero DWRESP- signal is sent out to the bus as a binary zero signal BSDBPL- then inverted by the inverter 84, and back to the driver 85. 또한 신호 SWRESP-는 2중 호출 히스토리 플립플롭(80)의 D입력에 결선된 Q바아 출력을 그 Q 및 Q바아 출력으로 클럭킹 시킴으로써 이 플립플롭(80)을 리세트 시킨다. And also it signals SWRESP- is reset this flip-flop 80 is clocked by the Q bar output to the D input connection of the call history flip-flop 80 of the second to the Q and Q bar output. 이렇게 2중 호출 히스토리 플립플롭(80)을 리세트 시킴으로써 그 Q바아 출력이 2진수 1인 결과를 가WU와서 NAND게이트(81)에서 발생하는 다음의 MYDCNN+ 신호는 인버터(82) 및 NOR게이트(29M)를 통해 메모리 사용자 플립플롭(15M)을 리세트시키게 기능이 있다. To do this by resetting the call history flip-flop 80 of the two is the result that the Q-bar output is a binary 1 WU come next occurring in NAND gate (81) MYDCNN + signal inverter 82 and a NOR gate (29M ) has a function thereby resetting the memory, the user flip-flop (15M) through. 사용자 플립플롭(15M)을 리세트시키는 것은 메모리 요구 플립플롭(17M)은 리세트시키는 결과를 가져와 그 출력신호 MYREQT+는 2진수 제로가 되고, 메모리가 드라이버(18M)를 통해 더 이상 버스 사이클을 요구하는 일은 없다. It is to the user flip-flop (15M) reset takes the result to the memory request flip-flop (17M) is reset and the output signal MYREQT + is a binary zero, the memory requires a longer bus cycle through the driver (18M) do not you.

요구중인 유니트 즉, 이 실시예에서는 중앙의 프로세서는 메모리 허용 플립플롭(22M)을 리세트시키는 2진수 제로인 신호 BSACKR-에 따라 응답함으로써 제1의 데이타 워어드를 확인한다. Units that are required i.e., in this embodiment, the central processor may determine the data of the first War Admiral by response in accordance with a binary zero signal BSACKR- to reset the memory allows the flip-flop (22M). 요구중인 유니트의 NAK 또는 WAIT메모리 응답사이클이 응답하거나 응답하지 않는 경우, 데이타는 유실된다. If a NAK or WAIT response cycle of the memory units are required that do not respond or respond, data is lost. 메모리 요구 플립플롭(17M)이 제1의 응답사이클에 반응하여 리세트되지 않기 때문에, 메모리는 2진수 제로로 존재하는 신호 BSREQT-를 통해 버스를 계속 요구한다. Since the memory required flip-flop (17M) is not reset in response to the response of the first cycle, the memory is still required for the bus via the signal BSREQT- present in a binary zero. 따라서 메모리는 제2의 데이타 워어드를 송출하도륵 NAND게이트(19M) 및 허용 플립플롭(22M)을 통해 2진수 1인 또다른 MYDCNN+신호를 발생시킨다. Therefore, the memory generates a transmission undercoating reuk NAND gate (19M) and allow the flip-flop (22M) 1, another signal MYDCNN + binary number via the data of the second War Admiral. 2중 호출 히스토리 플립플롭(80)은 제1의 응답사이클이 끝날때 리세트되기 때문에 제2의 응답사이클 동안 신호 MYDCNN +는 사용자 클립 풀롭(15M)을 리 세트시키고 플립플롭(17M)을 요구한다. 2 of the call history flip-flop 80, since the reset at the end of the response cycle of the first for a second of the response cycle signal MYDCNN + is reset to a user clip pulrop (15M) and require a flip-flop (17M) . 또한 신호 BSDBPL-는 2진수 제로 상태로 구동되지 않아, 요구중인 유니트에 의해 기대되어야 하는 다른 정보가 없음을 가리킨다. Also BSDBPL- signal is not being driven by the binary zero state, indicating the other information is not to be expected by the requirements that are unit.

어떤 이유로 해서 제2의 데이타 워어드를 메모리 제어기로 부터 얻을수가 없으면(예를 들어, 중앙의 프로세서가 이중 호출 동작과 제공된 메모리 어드레스를 요구할 경우, 즉 2워어드중 제1의 워어드의 어드레스가 이러한 특정 메모리 제어기의 최고 위치점의 어드레스인 경우), 메모리는 OR게이트(77) 및 인버터(79)를 통한 신호 I2WRES의 경유로 인한 신호 DWDRES-(이 신호는 인버터(79)의 리세트 입력에서 2진수 제로임)에 의해 리세트 된다. If there is any reason to get the data War Admiral of the second from the memory controller (e. G., If the central processor requests a double calling operation with the supplied memory address, that second Words of War Admiral address of the first of the adjuster is in this case the position of the highest point address of a particular memory controller), the memory-OR gate 77 and via signal DWDRES- (the signal due to the signal I2WRES through the inverter 79 is an inverter 79 the reset input of the It is reset by the binary number being zero). 이렇게 플립플롭(80)을 리세트시키는 일은 그 세트입력에서 2진수 제로인 신호 DWDSET-에 의해 그 세트이후에 일어나지만, 후술한 메모리의 제1의 응답사이클 이전에 즉, 제2의 워어드가 나타나지 않았을때, 타이밍 발생기(95)로 부터 나온 DWDSET+신호가 2진수 1상태로 진행하고 NOR 게이트(93)로 부터의 I2WRES-신호가 발생하기 이전에 2진수 제로상태로 돌아간다. Thus only occur after the flip-flop 80 to reset the work set with the binary zero signal at its set input DWDSET- that, before the first cycle of the response of the memory that is described later, of the second adjuster is not Wars when no, the DWDSET + signal comes from a timing generator (95) goes to the binary 1 state and returns to the old binary zero state to a I2WRES- signal from the NOR gate 93 is generated. 이경우에, 메모리 제어 기는 제1의 데이타 워어드의 전달을 행하는 동안 신호 BSDBPL-를 2진수 제로로 세트시키지 않아, 요구중인 유니트에 제2의 워어드가 들어오지 않음을 가리킨다. In this case, refers to the memory control group does not set the signal BSDBPL- to binary zero for performing the transfer of data Wars adjuster of claim 1, the War Admiral of the second does not come to a request being unit.

어드레스 레지스터(98)(80)늘 멀티플렉서(91)(92) 및 NOR게이트(93)와 함께 결합되어 이중 호출 요구의 제2의 워어드가 이중 호출 요구의 제1의 워어드를 내포한 메모리 제어기와 동일한 메모리 제어기에 존재하는지를 결정한다. The address register (98) (80) always multiplexers 91 92, and a NOR gate the memory controller contains the first War Admiral of one of the second of War Admiral double call request (93) is coupled with a dual call request to determine if the presence in the same memory controller. 이러한 결정은 마스터 유니트 예를 들어 중앙의 프로세서가 이중 호출 요구를 행할때 다음과 같이 이루어진다. This determination is performed as follows: When the master unit, for example a central processor performing a double call request. 소자(88)는 각각의 버스 어드레스 신호 BSAD00-내지 BSAD22-에 대한 라인 수신기를 내포하고 있어 어드레스 레지스터(89)(90)에 이용가능한 반전 신호 BSAD00+ 내지 BSAD22+를 형성한다. Element 88 forms a possible inverted signals BSAD00 + through BSAD22 + using the address register 89, 90, there poses a line receiver for a respective bus address signals to BSAD00- BSAD22-. 어드레스 레지스터(89)(90)은 각기 6개의 캐스 캐이드 동기형 4비트 업/다운 카운터로 구성되어 있고, 이들은 예를들어 텍사스 인스트루먼트사에서 제작된 부품번호 SN 74193과 같은 유형이다. The address register 89, 90 are each composed of six cascaded synchronous 4-bit up / down counter, and they are for example, a type such as part number SN 74193 manufactured by Texas Instruments. 이들 어드레스 레지스터들은 그들 부하(L) 입력에 2진수 제로 신호가 나타남에 따라 그들에 부하된 정보를 유지할수 있는 능력과 또한 하나씩 증분시킬수 있는 능력을 지니고 있고 또 증분되 그 값을 유지시킨다. The address registers are maintained to the value they load (L) it has the ability and capacity to also increment sikilsu one that can keep the load information on them in accordance with a zero appears in the input binary signal and also being incremental. 이들 어드레스 레지스터들은 그들의 하나의 입력에서의 신호가 2진수 제로에서 2진수 1상태로 변위할때, 그들 내용을 하나씩 증분시킨 마스터의 호출 요구 사이클동안, 이들 버스 어드레스 신호들은, 메모리 제어기가 인버터(96)를 통해 레지스터(89)(90)의 L입력에서 2진수 제로인 MYACKR-신호를 생성하는 2진수 1이된 신호 MYACKR+에 의해 이중 호출 요구을 확인할때, 레지스터(89)(90)로 게이트되어 들어간다. The address registers when the signal at their one input to be displaced to the binary 1 state in a binary zero, while their contents, one call to the increment in which the master require cycles, are those bus address signal, an inverter (96 a memory controller ) the time available via the register 89 (double call yogueul by 90) of the binary 1 is the signal MYACKR + which generates a binary zero MYACKR- signal from the L input, into the gate to the register 89 (90). 이렇게 레지스터(89)(90)에 부과된 제1의 워어드의 어드레스에 따라, 도시하지 않은 기타의 논리는 어드레스가 홀수인가 또는 짝수인가를 결정 한다. So according to the War Admiral address of a first charge in the register 89, 90, the logic of the other (not shown) determines the address is applied to the odd or even.

제1의 워어드의 메모리 어드레스가 홀수이면, 짝수 워어드 어드레스 레지스터(90)의 +1 입력에서의 신호 MAREUC-는 2진수 제로에서 2진수 1로 변위하게 됨에 따라 짝수 워어드 어드레스 레지스터(90)의 내용을 증분시킨다. If the memory address of the War Admiral of one odd-even signal Wars MAREUC- at +1 inputs of the adjuster address register 90 is an even number War as displaced by a binary number 1 in a binary zero adjuster address register 90 the contents of the increments. 이와같이 짝수 워어드 어드레스 레지스터(90)는 메모리로부터 호출될 제2의(짝수)워어드의 어드레스를 내포한다 마찬가지로. Thus even War Admiral address register (90) contains the address of the second (even) War Admiral is called from the memory as well. 메모리로부터 호출될 제1의 워어드의 어드레스가 짝수이면, 홀수 워어드 어드레TM 레지스터(89)의 +1 입력에서의 신호 MAROUL-는 2진수 제로에서 2진수 1로 변위하게 됨에 따라 레지소터(89)가 메모리로부터 호출될 제2의(홀수)워어드의 어드레스를 내포할 수 있도록 레지스터(89)의 내용을 증분시킨다. As if the first address of the first of War Admiral is called from the memory in each of even block area and odd War Admiral eodeure TM MAROUL- signal in + 1 input of the register 89 is displaced by a binary number 1 in a binary zero register sorter (89 ) increments the contents of the second (odd) War Admiral address number to a register (89 inclusive of the to be called from a memory). 이때, 제1의 워어드의 어드레스가 홀수이냐 또는 짝수이냐에 관계없이, 레지스터(89)는 홀수 워어드 어드레스를 내포하고 레지스터(90)는 짝수 워어드 어드레스를 내포한다. At this time, the regardless of War Admiral yinya address is odd or even yinya 1, register 89 is implied, and the register 90 is an odd address War Admiral implies an even number War Admiral address. 멀티플렉서(91)(92)는 호출될 2개의 워어드 중 두번째 워어드를 내포한 8K 메모리 모듈이 제어기에 존재하느냐를 결정하는데 있어서 제12도에 도시한 멀티플렉서(48)와 유사하게 동작한다. A multiplexer (91) 92 operates according to the nest of the two Wars adjuster is called the second War Admiral 8K memory module is determined to do exist in the controller similarly to the multiplexer 48 illustrated in Figure 12. 짝수 워어드 어드레스 레지스터에 의해 번지 지정된 워어드가 하위 16K 워어드에 있느냐 또는 상부 16K 워어드에 있느냐를 가리지기 위해 짝수 워어드 어드레스 레지스터(90)로 부터 유도된 신호 MARE08+를 사용함으로써, 멀티플렉서(91)(92)는 그 입력들 중의 하나를 선택적으로 그 출력으로 게이El시킨다. By using an even number War Admiral address register in the address specified War Admiral the signal MARE08 + derived from an even number to War Admiral address register 90 to get points to whether or whether the upper 16K War Admiral the lower 16K War Admiral by a multiplexer (91 ) 92 is selectively Gay El as an output to one of its inputs. 즉, 신호 MARE08+가 2진수 제로이면, 신호 MYMOSB-는 멀티플렉서(91)의 출력으로 게이팅되고 신호 MYMOSA-는 멀티플렉서(92)의 출력으로 게이팅된다. That is, if the signal MARE08 + is a binary zero, MYMOSB- signal is gated with the output of the multiplexer 91 MYMOSA- signal is gated with the output of the multiplexer 92.

신호 MARDO8+가 2진수 1이면, 신호 MYMOSD-가 멀티플렉서(91)의 출력으로 게이팅되고 신호 MYMOSC-는 멀티플렉서(92)의 출력으로 게이팅된다. If the signal MARDO8 + a binary 1, MYMOSD- signal is gated with the output of the multiplexer 91 MYMOSC- signal is gated with the output of the multiplexer 92.

제12도의 멀티플렉서(48)에 대향 다음의 설명에서 알 수 있듯이, 신호 MAREO8+가 2진수 제로에서 메모리 제어기의 하부 16K워어드가 짝수 워어드 어드레스 레지스터에 의해 번지 지정되고 있음을 가리키면, 멀티플렉서(91)의 출력에서의 2진수 제로는 메모리 모듈 B가 존재함을 가리키고 멀티플렉서(92)의 출력에서의 2진수 제로상태는 메모리 모듈A가 존재함을 가리킨다. The opposed to 12 degrees multiplexer 48. As can be seen from the following description, the points that the signal MAREO8 + are at binary zero lower 16K War Admiral of the memory controller even War Admiral specified address by an address register, a multiplexer (91) binary zero at the output of the point that the memory module B exists binary zero state at the output of multiplexer 92 indicates that the memory module a exists. 신호 MAREO8+ 가 2진수 1이여서 짝수 워어드 어드레스 레지스터가 메모리 제어기의 상부 16K 워어드의 어떤 워어드를 번지 지정하고 있음을 가리키면 멀티플렉서(91)의 출력의 2진수 제로상태는 메모리 모듈 D가 제어기에 존재함을 가리키고 멀티플렉서(92)의 출력의 2진수 제로는 메모리 모듈 C가 존재함을 가리킨다. Signal MAREO8 + a binary 1 yiyeoseo even War Admiral address register is the binary zero state of the output of the multiplexer 91, point that the specified which War Admiral of the upper 16K War Admiral address of the memory controller is present in the memory modules D controller point that the binary value zero of the output of the multiplexer 92 indicates that the memory module C exists.

어드레스 레지스터(89)(90)의 관련된 멀티플렉서(91)(92)의 동작은 제14도를 참조하고 경계의 경우들을 검사함으로써 가장 잘 이해할 수 있다. Operation of the multiplexer 91, 92 related to the address register 89, 90 can see claim 14 and also best be understood by examining the case of the boundary. 짝수 워어드 어드레스 레지스터(90)에 내포된 어드레스가 메모리 하위 16K 워어드에 있다면, 즉 신호 MARE08+가 2진수 제로인 경우, 경계의 경우들은 짝수 어드레스 레지스터가 0 및 16382간의 어드레스를 내포하는 경우들이다. If the even number War Admiral address register 90. The address is a memory sub-16K War Admiral nested in, i.e., when the signal MARE08 + zero binary value, the boundaries are the case of an even address register contains the address between 0 and 16 382. 짝수 워어드 어드레스 레지스터(90)가 어드레스 0를 내포한다면, 홀수 워어드 어드레스 레지스터(89)는 다음으로 보다 높은 워어드 즉, 워어드 1의 어드레스를 내포해야하고, 제11(a)도의 멀티플렉서(91)(92)는 메모리 모듈(A)(B)가 메모리 제어기에 존재해야함을 요구한다. Even Words If adjuster address register 90 is implied the address 0, the odd War Admiral address register 89 is the 11 (a) be nested higher War Admiral That is, the address of War Admiral one to the next, and a separate multiplexer ( 91 and 92) is a memory module (a) (B) requires the presence haeyaham to the memory controller. 짝수 워어드 어드레스 레지스터(90)가 어드레스 0을 내포하는 이러한 경우에, 홀수 워어드 어드레스 레지스터(89)는 버스상의 어드레스 즉 호출될 제1의 워어드의 어드레스가 제어기내에 존재하지 알아 버스상의 어드레스가 어드레스 레지스터(89)(90)로 게이팅되어 질 수 없기 때문에 제11도의 메모리 제어기 논리가 응답할 수 없다는 연유로 다음의 보다 낮은 어드레스를 내포할 수가 없다. The even War Admiral address register such a case that 90 is nested to address 0, the odd War Admiral address register 89 is the bus on the address that is the War Admiral address exists no address on the out bus in the controller 1 is called since the address register (89) can not be the gating (90) can not be implied a lower address than the next to the reason that there is no claim 11 degrees memory controller logic to respond. 짝수 워어드 어드레스(90)의 어드레스가 모듈 A의 최종 워어드 즉, 어드레스 16382이면, 홀수 워어드 레지스터(89)에 의해 번지 지정 될 수 있는 다음의 보다 높은 그리고 다음의 보다 낮은 워어드가 메모리 모듈 B에 내포되고 멀티플렉서(91)(92)는 메모리 모듈(A)(B)의 존재를 가리킨다. Even Wars end War of the adjuster address a module A of the address (90) adjuster that is, the address 16 382 is, odd War Admiral higher of the following, which may be designated address by the register 89 and the next lower War Admiral the memory module than the is posed to the B multiplexer 91, 92 it indicates the presence of a memory module (a) (B). 신호 MARE08+가 2진수 1이면, 짝수 워어드 어드레스 레지스터(90)가 메모리의 상부 16K 워어드 내에 있다고 지정하고, 멀티플렉서(91)(92)는 메모리 모듈(C)(D)의 존재를 가리킨다. Signal MARE08 + 2 is binary 1, even War Admiral address register (90) is specified to be within the upper portion 16K War Admiral of memory, the multiplexer 91, 92 indicates the presence of a memory module (C) (D). 메모리의 상부 16K 워어드의 경우에, 짝수 워어드 어드레스 레지스터가 메모리 모듈 C의 제1의 워어드의 번지 즉, 어드레스 16384를 지정하면, 다음의 보다 높은 어드레스는 메모리 모듈-그 존재는 멀티플렉서 91에 의해 지정됨-내에 내포되거나, 다음의 보다 낮은 워어드가 번지 지정되면 즉, 워어드 16383이면, 메모리 모듈B의 존재는 2중 호출 요구가 원래 이루어졌을때, 제12도의 멀티플렉서(48)에 의해 제1의 버스 사이클 중에 지정된다. In that there is a multiplexer 91 - when the upper portion 16K War Admiral of the memory, an even War Admiral address if the register is assigned an address that is an address 16384 of War Admiral of the first memory module C, the higher address of the next memory module by designated - or encapsulated in, when the next lower War Admiral the addressing of the words, War Admiral is equal to 16383, the presence of a memory module B is called in the second request by the original when done turned, 12 degrees multiplexer 48. the It is specified in the bus cycle of the first.

짝수 워어드 어드레스 레지스터(90)가 메모리 모듈 C에서 최종 워어드의 번지, 즉, 어드레스 32767을 내포 한다면, 다음의 보다 높은 그리고 다음의 보다 낮은 워어드는 둘다 멀티플렉서(91)에 의해 다시 그 존재가 표시되는 메모리 모듈D에 내포된다. Even War Admiral address register 90, the memory module address of the last War Admiral in C, that is, an encapsulated address 32767, the next higher and next lower War Admiral are both back its presence by the multiplexer (91) than in the a It is contained in a displayed memory module D. 1개의 나머지 경계의 경우는 그 중 호출요구가 제어기상의 최종 워어드의 번지, 즉, 어드레스 32767를 진정하는 경우이다. 1 for the rest of the border is a case that the address of the last calm War Admiral, that is, an address 32767, the controller on the call request of them. 이 경우에, 어드레스가 버스로부터 게이트되어 어드레스 레지스터(89)(90)로 부하된 후, 짝수 워어드 어드레스 레지스터(90)는 어드레스 32768에서 요구하는 것에 따라 증분된다. In this case, after the address is the gate from the bus to load the address register 89, 90, even War Admiral address register 90 is incremented, as required by the address 32768. 이에 따라 신호 MARE08+가 2진수 제로가 되는 결과를 가져오고, 또 이러한 2진수 제로는 후술 하듯이 멀티플렉서(91)(92)가 메모리 모듈 A,B-이들은 특정 메모리 제어기상의 메모리의 하부 16K 워어드 를 구성함-의 존재 또는 부재를 표시한다. Accordingly gets the result signal MARE08 + is a binary zero, and such a binary zero will be described later, as the multiplexer 91, 92 is a memory module A, B- which the lower 16K War Admiral of the memory on a particular memory controller It indicates the presence or absence of-box configuration. 이중 호출 요구에서 번지 지정된 제1의 워어드가 메모리 제어기 의 최종 워어드인 이 경우에, 사실상 제2의 워어드는 메모리의 하위 16K 워어드에 존재하지만, 현재의 메모리 제어기상에 있지 않고 다음의 메모리 제어기상에 있게 된다. Of the double first specified address in the call request War Admiral end War Admiral of the memory controller in this case, in fact Wars adjuster of claim 2 present in the lower 16K War Admiral of memory but not in the current memory control gas phase following It is in the vapor phase the memory control.

이 경우는 짝수 워어드 어드레스 레지스터(90)의 비트위치 8로부터 그 어드레스가 증분될 때 비트위치7로 가는 캐리발생에 반응하여 2진수 1인 제11(a)도의 신호 MAROOL+에 의해 검출된다. This case is detected by the even-War Admiral address register 90 bit position 8 the address in response to when the incremental bit positions carry occurs go to 7. binary 1 in the 11 (a) separate signals MAROOL from +. 멀티플렉서(91)(92)의 출력, 어드레스 캐리 신호 MAROOL+ 그리고 인히비트 2워어드 신호 INH2WD+(정상 상태하에서 2진수 제로)가 NOR 게이트(93)에 들어감에 따라 이 게이트(93)의 출력신호 I2WRES-는 그중 호출 요구의 제2의 워어드가 특정 메모리 제어기에 존재할때 2진수 1이 될 것이다. The output of the multiplexer 91, 92, the address carry signal MAROOL + and inhibit 2 War Admiral signal INH2WD + (2 binary zero under a steady state), the output signal of the gate (93) transferring into the NOR gate 93 I2WRES- It will be a binary 1 when War Admiral the second of which the call request is present in a particular memory controller. 신호 I2WRES-는 제2의 워어드가 메모리 제어기에 나타나지 않고 OR 게이트(77) 및 인버터(79)를 통해 이중 호출 히스토리 플립플롭(80)을 리세트시키는 결과를 가져올때 2진수 제로가 될 것이다. I2WRES- signal will be a binary zero when the result of the second adjuster Words do not appear on the memory controller OR gate 77 and inverter 79 to reset the call history dual flip flop 80 through.

또한 어드레스 레지스터(89)(90)는 제11(a)도에 도시하지 않은 기타 논리와 함께 홀수 및 짝수 워어드들이 메모리 모듈들로부터 검색됨에 따라 이들 워어드를 번지 지정하는 데 사용된다. In addition, the address register 89, 90 is used to specify these War Admiral address as the first 11 (a) is also retrieved from the odd and even memory modules are War Admiral with other logic, not shown in the. 이에 따라 2개의 워어드 즉, 짝수 번지 지정된 워어드를 내포하고 있는 메모리 모듈로부터 나은 1개의 워어드와 홀수 워어드를 내포하고 있는 메모리 모듈로부터 나은 1개의 워어드를 중복방식으로서 검색한다. Accordingly, two searches of War Admiral that is, the even address specified Words of a better one from the memory, which contains the adjuster module War Admiral and odd War Admiral one War Admiral better from the nested and a memory module in a redundant manner. 제2의 워어드의 검색은 제1의 워어드의 검색후인 예를들어 150나노초가 약간 지난 후에 개시된다. Search of the second War Admiral's include, for example, after the search of the first War Admiral is started after a few 150 nanoseconds past. 이에 따라 제1의 워어드를 요구중인 유니트로 전달하는 응답 버스 사이클이 완료되기 이전에 제2의 워어드가 메모리 제어기에서 이용가능하게 함에 따라, 제2의 응답버스 사이클동안 제2의 워어드가 요구중인 유니트로 즉시 이송할 수 있게 됨으로써 시스템 생산고를 증대시 킨다. Accordingly, the War Admiral the second for the second of the response bus cycle, as a second prior to the response bus cycle for transfer to the unit are required to War Admiral of the first complete War Admiral is made available from the memory controller by being able to transfer as soon as a request is being increased when the unit kinda pick production system.

제11도의 메모리 제어기 사용자 플렉서(15M)은 다음과 같이 세트된다. The memory controller 11 degrees user Multiplexers (15M) is set as follows. 다시 제11(a)도를 참조하면, 앞의 설명에서 알 수 있듯이 메모리 제어기가 판독 요구를 확인할때, 판독 메모리 신호 READMM+인 소자(74)의 출력은 2진수 1이 되고, 2진수 1인 초기화 신호 INITEMM-와 관련된 초기화가 진행 중에 있지 않음을 가리키는 2진수 l인 초기화 신호 INITMM-와 관련된 AND 게이트(96)의 출력이 2진수 1인 결과를 가져온다. Again the 11 (a) Referring to Fig., As can be seen from the foregoing description, when the memory controller has to check the read request, the output of the read memory signal READMM + the device 74 is to be a binary 1, binary 1 is initialized the output of the initialization signal related INITEMM- aND gate 96 associated with the binary l initialization signal INITMM- pointing not in process results in a binary 1 is the result. 이러한 2진수 1은 메모리 갱신 사이클리 진행 중에 있지 않음을 가리키는 2진수 1인 메모리 갱신 신호 REFCOM-와 관련하여서, NOR 게이트(87)의 출력인 라인(814)상의 신호 INREDY-가 사용자 플립플롭(15M)의 D입력에서 2진수 1인 결과를 가져온다. The binary 1 is in relation with the binary 1 in the memory update signal REFCOM- pointing Not Uniquely underway between the memory update, NOR gate 87, an output line 814 a signal INREDY- user flip-flop (15M on the ) resulting in a binary 1 is the result in the D input. 신호 MYACKR+ 가 2진수 제로에서 2진수 1로 변위한 후 400나노초 후에 발생하는 2진수 제로에서 2진수 1로 변위하는 플립플롭(15M)의 클럭입력에서의 라인(185)상의 입력을 신호 DCNNGO-가 사용자 플렉서의 D입력을 그 출력들로 클럭킹시킴으로써 설정될 것이다. Signal MYACKR + is a binary zero in a binary number and then displaced to the first flip-flop (15M), an input on line 185 at the clock input signal of the displacement by a binary number 1 in a binary zero occurring after 400 nanoseconds DCNNGO- by clocking the D input of the user Multiplexers with its output it will be set.

이러한 클럭킹이 일어나는 시간에, NOR 게이트(29M)의 출력이 2진수 1임을 주의해야 한다. In time this clocking occurs, care should be taken that the output of the NOR gate (29M) 2 binary 1. 다시 제11(a)도를 참조하면, 소자(74)의 플립플롭들의 출력은, 2진수 제로인 입력들중 어떤 것에 반응하는 2진수 1의 신호 CLRMOD-라 할 수 있는 NOR 게이트(74)의 출력발생, 즉 초기화, 버스클리어 또는, 메모리 갱신 발생에 의해 클리어됨을 알 수 있는 이중 호출 동작동안의 메모리 제어기 신호들간의 관계는 후술하는 제14도의 하부 부분에 도시되어 있다. The back 11 (a) Referring to Figure, the outputs of flip-flops of the device 74, the binary zero input signals CLRMOD- output of NOR gate 74, which can be referred to the binary number 1 to any of the reaction to occurs, that is, the relationship between the memory controller signals during initialization, or bus clear, dual-action call can be seen that the clear by the memory update occurs is shown in degrees, the lower portion 14 to be described later.

[중앙의 프로세서 버스 인터페이스 논리] [Processor bus interface logic in the center;

이제 제13도에 도시한 전형적인 중앙의 프론세서 버스 결합 논리를 참조한면, 신호들이 소자(99)에 포함된 수신기들에 의해 버스로부터 수신된다. Now referring to the center of the face typical fluorocarbon processor bus coupling logic shown in the Figure 13, signals are received from the bus by the receiver comprises a device (99). 신호 BSMREF-논리들 수신기들 중의 하나에 의해 수신되어 수신된 어드레스가 메모리 어드레스가 아니면 AND 게이트(100)를 부분적으로 인에이블시키는데 사용된다. BSMREF- signal logic of the received address is received by one of the receiver is not the memory addresses are used to enable the AND gate 100 in part. 더우기 신호 MYDCNN+는 중앙의 프로세서가 현재의 버스 마스터가 아니면(즉, 중앙의 프로세서가 버스 상에 어드레스를 설정하지 않으면,)AND 게이트(100)를 인에이블 시킨다. Moreover, signal MYDCNN + is thus a central processor enabling the master is not the current bus (that is, if the center of the processor to set an address on the bus,) AND gate 100. AND 게이트(100)의 출력은 비교기(103)의 하나의 입력에 인가되어 비교기를 인에이블시킨다. The output of the AND gate 100 is applied to one input of a comparator 103, thereby enabling the comparator. 비교기(103)에 의한 비교를 위해 입력들 중의 하나는 중앙의 프로세서의 어드레스인바, 이 경우에는 예를들어 갯수가 4이고 BSAD14+ 내지 BSAD17+ 신호로 표시되어 있다. One of the inputs to the comparison by the comparator 103 is an address-environment of the central processor, in which case, for example, the number is four and are marked with BSAD14 + through BSAD17 + signal. 비교기(103)의 하나의 1입력에 수신된 어드레스는 예를들어 중앙의 프로세서 자체의 16진 스위치(101)에 의해 세트된 어드레스에 따라 비교된다. The address received in a first input of comparator 103 is, for example, comparison in accordance with the address set by the central processor itself hexadecimal switch 101. 수신된 어드레스와 스위치(101)의 제공 어드레스가 비교되어 동일한 때에는 비교기(103)는 게이트(106)(107)를 부분적으로 인에이블시키는 신호 ITSAME+ 를 발생 시킨다. When the same service address of the received address and the switch 101 is compared to the comparator 103 generates a signal ITSAME + to partially enable the gate 106 (107).

더우기 어드레스 비트 BSAD08+내지 BSAD13+는 이들 비트들이 모두 제로이냐 아니냐를 결정하는 AND게이트(104)의 입력들에 수신된다. Moreover, the address bits BSAD08 + through BSAD13 + are received on the input of the AND gate 104 to determine these bits are all zero or not?. 이들 비트가 모두 제로이면, 그때 ITSAME+신호가 발생되어 게이트(106)(107)를 부분적으로 인에이블시킨다. If these bits are all zero, then it becomes ITSAME + signal generated thereby enable the gate 106 (107) in part. 게이트(106) 또는 (107) 어느 것의 추가적인 입력을 인에이블시키면 소자(113)에 구성된 각자의 플립플롭을 효과적으로 세트시킬 것이다. Gates 106 or 107 will be set to each of the flip-flop composed of the device 113 when the enable input of what any additional effectively.

AND 게이트(106)의 타입력은 인버터(116)를 통해 게이트(106)에 결합되는 제2의 반쪽 사이클인 BSSHBC+신호이다. The other input of the AND gate 106 is a signal BSSHBC + the half cycle of the second is coupled to the gate 106 via the inverter 116. The 또한 이러한 제2의 반쪽 버스 사이클신호는 AND 게이트(107)의 하나의 입력에 수신된다. This second half bus cycle signal from the second addition is received on one input of the AND gate 107.

따라서, AND 게이트(107)는 그에 대한 입력들 중 2개가 이 게이트가 번지지정된 장치임을 가리키고, 그 타입력으로 부터 이것이 신호 BSSHBC+에 의해 표시된 것과 같은 제2의 반쪽 버스 사이클임을 가리키면 충분히 인에이블될 것이다. Thus, AND gate 107 will be enabled in sufficient points that thus the two are of the type for a point that the gate smears specified device, and the other input to from this second half bus cycle, as indicated by signal BSSHBC + . 따라서, AND 게이트(107)를 인에이블시킴으로써, MYSHRC-가 발생되어 OR게이트(114)의 하나의 입력에 결합될 것이다. Thus, by enabling the AND gate 107, it is MYSHRC- occurs, will be coupled to one input of OR gate 114. 그후 OR 게이트(114)는 드라이버(115)를 통해 ACK 신호(BSACKR-)를 제공할 것이다. Then the OR gate 114 will provide an ACK signal (BSACKR-) through the driver (115).

또한 소자(113)의 Q1출력에서 MYSHRC-신호를 발생시키는 것에 덧붙여 AND 게이트(107)를 충분히 인에이블시킴으로써 소자(113)에 포함되어 있는 동일 플립플롭의 Q1출력에서 MYSHRC+ 신호를 발생시킨다. In addition, In addition to generating a MYSHRC- signal Q1 from the output of the sensor 113 generates a signal MYSHRC + Q1 from the output of the same flip-flops included in the device 113 by enabling the AND gate 107 is enough. MYSHRC+신호를 2진수 제로에서 2진수 1상태로 변위 시킴으로써 소자(110)의 플립플롭 각각의 입력들의 그 출력들로 클럭시키게 된다. By displacing the MYSHRC + signal from binary zero to binary one state, thereby the clock with the output of the flip-flop of each type of element 110. 디바이스(예를들어, 메모리)가 이중 호출요구에 응답함을 가리키는 소자(110)의 Q± 입력에서 제5도에 도시한 기능코우드 피일드의 교차 비트인 신호 MYSHRP-가 2진수 1(20의 기능코우드, 베이스16)이면, 소자(110)의 Q± 출력에서의 신호 MYSHRP-는 이러한 제2의 반쪽 버스 사이클이 중앙의 프로세서에 의한 이중 호출(처리방법)요구에 응답함을 가리키는 2진수 제로가 될 것이다. Device (e.g., a memory) is a function that co-cross-bit signal MYSHRP- of wood blood Ile binary 1 (20 shown in FIG. 5 in ± Q input of a dual call device 110 indicating that the response to the request function Code, the base 16), then the signal at the Q MYSHRP- ± output of the element 110 of the second half bus cycle of this second pointed that the double call (processing method) in response to a request by the central processor It will be a binary zero. 신호 BSAD18+가 디바이스가 단일 호출(데이타)요구에 반응함을 가리키는 2진수 제로(00의 기능 코우드, 베이스 16)이면,그때 2진수 1은 소자(110)에서의 Q1 출력의 신호 MYSHRD+가 이러한 제2의 반쪽 버스 사이클이 중앙의 프로세서에 의한 단일 호출 요구에 응답할을 가리키는 2진수 1이 되게하는 소자(110)의 D1 입력에 연결된 인버터(109)에 의해 발생될 것이다. Signal BSAD18 + is a signal MYSHRD + of the Q1 output of the device and one call (data) is zero binary value indicating that the response to the request (Function Code, the base 16 of 00), then the binary number 1 is a device 110, such the the second half of the bus cycle will be generated by the inverter 109 is connected to the D1 input of the element 110 to be a binary 1 indicating the response to a single call request by the central processor. 프로세서가 슬레이브로부터 응답사이클을 기대하고 있는 중앙의 프로세서의 다수 사이클 호출동작에 있어서 신호 MYSHRP- 및 MYSHRD+는 제2의 반쪽 버스 사이클 이전의 이중 또는 단일의 호출 요구로부터 각기 예상된 데이타를 제시하는 것을 중앙의 프로세서에 지정하기 위하여 사용된다. Central to the processor in a number of cycles called operation of the central processor expects a response cycle from the slave signal MYSHRP- and MYSHRD + is present, each expected data from the dual or single call request of the former half of the bus cycle of the second It is used to specify the processor. 소자(100)의 플립플롭들은 그와 유사한 플립플롭 유형의 소자들에 대한 앞의 설명에서와 동일한 방식으로 인버터(135)를 통한 신호 BSDCNB-에 의해 클리어되어, 버스 사이클에 뒤이어서 플립플롭들을 초기화시게된다. Flip-flop element 100 are cleared by the signal BSDCNB- through the inverter 135 in the same manner as in the preceding description of the type of flip-flop device the like, Shigeru initiating subsequently the flip-flop to the bus cycle do.

AND 게이트(106)는 적당한 유니트 어드레스가 수신될때 그리고 이것이 제2의 반쪽 버스 사이클이 아니면 충분히 인에이블 됨에 따라, 소자(113)에 포함된 각자의 플립플롭의 출력에서 MYINTR+신호로 기재된 양의 신호를 발생시킨다. AND gate 106 when receiving a proper unit address, and this is the amount of signal set forth in MYINTR + signal at the output of the flip-flop of each embedded in, the device (113) as is not in fully enable half bus cycle of 2 to generate. 이 MYINTR+신호는 제13도의 논리로 하여금 ACK 또는 NAK 신호가 발생될 것이냐를 결정하게 한다. The MYINTR + signal causes the logic of claim 13 degrees and would be determined for the ACK or NAK signal is generated. 이들 신호중 어느 하나가 발생되느냐 하는 것은 처리시간을 구하는 디바이스의 인터럽트 레벨에 비교되는 것으로 시스템에서 현재 동작중인 인터럽트 레벨에 따라 결정될 것이다. The doeneunya these sinhojung any occurs, it will be determined by the interrupt level that is currently running on the system to be compared with the interrupt level of the device to obtain the processing time.

인터럽트 레벨이 충분하느냐의 여부에 관한 결정은 A 입력이 B 입력미만이냐를 결정하기 위한 비교기인 비교기(117)에 의해 결정된다. Determination as to whether or not do this interrupt level is sufficient is determined by the comparator of the comparator 117 for determining a yinya A input is less than the input B. 비교기(17)의 A 입력은 제7도에 도시한 포오맷에서 데이타 처리 시간을 구하는 버스에 결합된 디바이스의 인터럽트 레벨을 가리키는 신호 BSDT10+내지 BSDT15+를 수신한다. A input of comparator 17 receives signals BSDT10 through BSDT15 + + pointing to the interrupt level of the devices coupled to the bus to obtain the data processing time in a fabric ohmaet illustrated in Figure 7.

이 시스템에서는 다수의 인터럽트 레벨이 마련된다. In this system, a plurality of interrupt level is provided. 인터럽트 레벨 번호 0은 데이타 처리 시간에의 가능한 최고의 접근성을 수신하고 이에따라 비간접적이 된다. Interrupt level number 0 is received the best possible access to the data processing time and the yiettara is indirect. 따라서 인틴럽트 레벨이 낮으면 낮을수록 이러한 디바이스의 계속적인 처리가 인터럽트될 기회는 더 작을 것이다. Thus intin The interrupt level is low, the lower the chance to continue processing of these devices will be interrupted smaller. 따라서 비교기(117)의 A 입력에 수신되는 레벨번호는 블럭(118)의 레벨에 의해 표시되어 있듯이 중앙의 프로세서에 동작하는 현재의 레벨 미만이다. Therefore, the level number is received at the A input of the comparator 117 is less than the current level at which the operation of the central processor, as shown by the level of the block 118. 따라서 입력 A에 수신되는 신호에 의해 표시되어 있는 것과 같은 인터럽트를 구하는 디바이스는 그렇게 행할 수 있을 것이다. Therefore, to obtain the device interrupts, such as those indicated by the signal received at the input A will be able to do so.

A 입력이 B 입력과 동일하거나 그 이상이면, 그때는 LVLBLS+신호는 발생되지 않을 것이고 NAK 신호가 후술하는 바와 같이 드라이버(108) 및 플립플롭(120)에 의해 제공될 것이다. If the A input is equal to or more than the B input, then LVLBLS + signal will not be generated will be provided by the driver 108 and the flip-flop 120, as to the NAK signal will be described later.

따라서, 비교기(117)의 일력 A에 수신된 인터럽트 레벨이 입력 B에 수신된 것 미만이면, LVLBLS+신호는 2진수 1이 되어 플립플롭(120)(121)의 D입력에 결합될 것인바, 플립플롭(120)의 D입력은 반전입력임을 유의해야 한다. Thus, if it is less than the interrupt level received in ilryeok A of comparator 117 will be received on input B, LVLBLS + signal is a binary 1-environment will be coupled to the D input of the flip-flop 120, 121, flip- D type flop 120, it should be noted that the inverting input. A신호가 비교기(117)에 의해 표시되어 있듯이, 비신호와 동일하거나 더 크면, 2진수 제로의 신호가 플립플롭(120)의 부의 입력에 수신될 것이다. A signal, as is indicated by the comparator (117), equal to the ratio signal, or greater, would be the signal of the binary zero on receiving the negative input of the flip-flop 120. 이에 따라 MYINTR+신호가 소자(113)의 각 플립플롭을 세트시킴으로써 플립플롭(120)의 클럭입력에 수신되면 NAK 신호가 발생할 것이다. Thus when MYINTR + signal is set by the respective flip-flops of the device 113 received at the clock input of the flip-flop 120 will result in a NAK signal in response. 그 레벨이 충분하였다면, 즉 A입력이 비교기(117)에 표시된 바와 같이 B입력 미만이었다면, 그때 2진수 1이 LVLBLS+신호에 발행할 것이고 이에 따라 MYINTR+신호가 이것은 플립플롭(121)의 Q 바아출력을 OR 게이트(114)의 하나의 입력 으로 클킹시킬 것인바, 이 OR 게이트(114)는 드라이버(l15)를 통해 ACK 신호를 발생시킬 것이다. If the level is sufficient, i.e. yieotdamyeon A input is less than B type as indicated in the comparator 117, then the binary value 1 will be issued to LVLBLS + signal thus is MYINTR + signal which the Q bar output of the flip-flop 121 OR-environment will be keulking to one input of gate 114, the OR gate 114 will generate an ACK signal through the driver (l15). 따라서, MYNAKR+신호가 9진수 1이면 근때 NAK신호가 발생될 것이고, MYINTF-신호가 2진수 제로이면 ACK신호가 발생될 것이다. Thus, if the signal is 9 MYNAKR + will be a binary 1 geunttae NAK signal is generated, if the MYINTF- binary zero signal will be the ACK signal. 소자(113)의 플립플롭들은 이와 유사한 플립플롭 유형의 소자들에 이미 설명한 바와 동일하게 인버터(121)에 의해 클리어 된다. A flip-flop of the device 113 are the same it is cleared by the inverter 121 described above in the similar type of the flip-flop device. 사실상 이것이 제2의 반쪽 버스 사이클이면 ACK 신호가 비교기에 의한 지시에 무관하게 발생될 것임을 유의해야 한다. If this is in fact half bus cycle of the second should be noted that the ACK signal to be generated irrespective of the instruction by the comparator. 이러한 사상에 있어서, MYSHRC-신호는 ACK 신호를 발생시켜 플립플롭(121)으로 나온 어떤 지시를 무시하게끔 OR 게이트(114)의 타입력에 2진수 제로 상태로 결합된 것과 같은 소자(113)의 플립플롭들 중의 하나에서 나온 신호이다. In this spirit, MYSHRC- signal of the flip element 113, such as the combination with a zero binary state to the other input of the flip-flop generates an ACK signal OR gate 114 hagekkeum ignore any instruction from the 121 a signal from one of the flops.

상술하였듯이, 인버터(125)를 통한 BSDCNB-신호는 플립플롭(121) 및 플립플롭(120)을 리세트시킴에 따라 버스 사이클에 계속해서 플립플롭을 초기화 시킨다. As described above, BSDCNB- signal through the inverter 125 initializes flip-flops subsequent to the bus cycle in accordance with Lee Sikkim set the flip-flop 121 and the flip-flop 120. 부가적으로, 플립플롭(127)은 버스 타임아웃 상태 즉, 부재디바이스가 번지지정 되었고, 사실상 아무런 응답이 없음을 가리키는 B71MOT-를 발생시켜, NAK, ACK 또는 WAIT가 잠정적인 슬레이브 디바이스에 의해 발생되고 있다. Additionally, flip-flop 127 state bus time-out that is, was a member device specified address, in effect generates a B71MOT- pointing no answer is no, NAK, ACK or WAIT is generated by a potential slave device have. 따라서, 예를들어 5마이크로초 기진 을 갖게 설정될 수 있는 원-사트(one-shots)멀티 바이브레이터(126)가 설치되어 있다. Thus, for example, 5 microseconds, which have won the vibrating can be established - there Satkar (one-shots) multi-vibrator 126 is installed. 이 멀티 바이브레이터(126)는 버퍼(129)의 입력에 수신되는 BSDCND+신호 즉, 스트로브 신호의 수신에 의해 트리거된다. The multi-vibrator 126 that is BSDCND + signal received at the input of buffer 129, is triggered by the reception of the strobe signal. 멀티 바이브레이터(126)의 타이밍은 이동 중에 있기 때문에, 버스 사이클의 종료를 가리키는 BSDCNB+신호가 수신되지 않으면, 그때 멀티바이브레이터(126)에 의해 설정된 기간후에, BITMOT-신호가 플립플롭(127)의 D입력에 수신된 BSDCNN+ 신호의 클럭킹을 통해 플립플롭(127)의 Q 바아출력에서 발생된다. Since the timing of the multivibrator 126 is moved, if the BSDCNB + signal indicating the end of the bus cycle is not received, then after the period of time set by the multi-vibrator 126, D inputs of the BITMOT- signal flip-flop 127 via the clocking of the BSDCNN + signal received it is generated in the Q bar output of the flip-flop 127. 이때 주의할 점은 BSDCNN+신호는 버스 사이클이 여전히 진행중에 있다는 것이다. The point to note is that the BSDCNN + signal is still in the bus cycle in progress. BTIMOT- 신호는 드라이버(108)를 통해 NAK 신호(BSNAKR-)를 발생시키게 플립플롭(120)상에서 발생된다 한편, BSDCNB+신호가 멀티바이브레이터(126)에 의해 설정된 기간의 종료 이전에 끝나면, 멀티바이브레이터(126)의 타이밍은 끝나고 플립플롭(127)은 신호 BTIMOT-를 발생시키지 않게 된다. BTIMOT- signal thereby generating the NAK signal (BSNAKR-) via the driver 108 is generated on the flip-flop 120. On the other hand, signal BSDCNB + At the end of the previous end of the period set by the multivibrator 126, multivibrator ( 126) the timing of the end of the flip-flop (127) is not causing the signal BTIMOT-.

제13도의 중앙의 프로세서 논리가 NAK 또는 ACK 신호를 발생시키지만, WAIT 신호는 중앙의 프로세서 논리에 의해 그렇게 발생되지 않는다. But logic processor of claim 13 degrees center generates a NAK or ACK signal, WAIT signal is not generated so that by the logic of the central processor. 이런 이유는 중앙의 프로세서가 항시 최저우선순위이므로 이것이 WAIT신호를 발생시킨다면 서어비스를 위해 중앙의 프로세서로 그들의 요구를 발생시키는 기타 디바이스들은 예를들어 고우선순위 디바이스가 마스터에서 이에 대해 중앙의 프로세서가 WAIT 신호에 따라 응답했을 경우 버스상에서 행업을 경험할 수 있기 때문이다. This reason is that the central processor always the lowest priority because this other devices, for example Glasgow Senior devices In the central processor for in the master generating their demands to the central processor for seoeobiseu sikindamyeon generate a WAIT signal WAIT signal If the answer is because, depending on experience hangs on the bus. 따라서 고우선순위 디바이스가 최저우선순위 디바이스 즉, 중앙의 프로세서를 기다리기 때문에 기타의 디바이스들은 버스를 사용하는 것으로부터 디스에이블될 것이다. Thus Gow priority device has the lowest priority ranking device That is, since the central processor to wait for the other of the device will be disabled from using the bus.

제13도에 관한 위의 설명은 보다 빠른 중앙의 프로세서에 의해 요구된 정보 즉, 단일 또는 이중 호출(메모리 판독)요구를 이용하여 슬레이브로서의 중앙의 프로세서가 마스터로서의 메모리에 반응하는 것에 관련된 동작에 관한 것이다. The above description of the 13 degrees is faster than that is the information requested by the central processor, by a single or double call (memory read) request is for as a slave central processor regarding the operation related to react in the memory as the master will be. 이제 제13(a)도를 참조하면서, 중앙의 프로세서의 동작을 메모리에 의해 버스상에 놓인 데이타가 어떻게 중앙의 프로세서에 의해 버퍼되느냐 그리고 중앙의 프로세서가 메모리에게 단일 또는 이중 호출 요구를 행할 것을 결정하는 기초에 관하여 설명할 것이다. With reference now to FIG claim 13 (a), determining that how the operation of the central processor placed on the bus by the memory data doeneunya buffer by the central processor and a central processor perform a single or double call request to the memory It will be described with reference to the foundation for. 양호한 실시예에 있어서, 중앙의 프로세는 1개의 메모리를 가지고 메모리로부터 단일 워어드를 원하거나 또는 메모리로부터 2개의 연속적인 워어드 전달을 요구하는(즉, 단일 또는 이중 호출 요구를 행하는)요구 신호를 판독할 수가 있다. In a preferred embodiment, which requires two consecutive War Admiral transmitted from the single word source or memory the adjuster from the memory of the central pro count has one memory (that is, for performing single or dual-call request), the request signal It can be read out. 더우기, 양호한 실시예에서, 중앙의 프로세서는 동시에 걸려있는 1개의 메모리 제어기에 지향된 단일 호출 요구 및 상이한 메모리 제어기에 지향된 이중 호출 요구를 가질 수 있다. Moreover, in a preferred embodiment, the central processor may have a double call request directed to a single call request and a different memory controller directed to a single memory controller, hanging at the same time.

단일 및 이중 호출 요구 어드레스 메모리 위치점들이 동일한 메모리 제어기 내에 내포되어 있다면, 제2의 요구는 제12도와 관련된 논리를 설명할 때 위에서 살펴본 바와 같은 메모리 제어기에 의해 제거될 것이다. If it is encapsulated in the single and double call request address memory locations that have the same memory controller, the second request will be removed by the memory controller as shown above to describe the logic associated help claim 12. 메모리 제어기는 이것이 여전히 제1의 요구를 서어비스 하는데 비지일 경우 WAIT 신호를 발생하여 요구를 제거시킬 것이다. The memory controller will work if this is still busy seoeobiseu to the needs of the first to generate a WAIT signal, eliminating the need.

이중 호출 동작을 요구할때, 중앙의 프로세서는 이중 호출신호(BSDBPL-는 2진수 제로임)를 발생한다. When requesting the call duplex operation, the central processor is a dual call signal (BSDBPL- is binary zero Im) to generate a. 메모리로부터 나은 제1의 워어드의 복귀와 관련된 제2의 반쪽 버스 사이클 동안, 메모리 제어기는 또다른 워어드가 뒤따를 것임을 기리키는 2진수 제로로서, 이중 호출 신호 BSDBPL-를 제이송한다. During a second half bus cycle associated with the return of War Admiral the better from the first memory, the memory controller also transfer other War Admiral the claim that the group to follow Ricky is a binary zero, dual call signal BSDBPL-. 메모리로부터 나온 제2의 워어드의 복귀와 관련된 제2의 반쪽 버스 사이클 동안, 메모리는 신호 BSDBPL-를 재이송하지 않기 때문에 이것이 송출될 데이타의 최종 워어드임을 가리킨다. During a second half bus cycle associated with the return of War Admiral of the second out from the memory, the memory indicates that it is the final War Admiral of data to be transmitted does not re-transfer the signal BSDBPL-. 단일 호출 요구에 반응하여 메모리부터 나온 단일 워어드의 복귀와 관련된 제2의 반쪽 버스 사이클동안, 메모리 제어기는 신호 BSDBPL-를 재이송하지 않음에 따라 호출만 실행되고, 다른 제2의 반쪽 버스 사이클의 뒤따르지 않음을 나타낸다. During a second half bus cycle of the associated response to a single call request and the single War Admiral return out from the memory, the memory controller is running only call in accordance with no refeeding BSDBPL- the signal, the other the second half bus cycle It shows the back does not comply.

이제 제13(a)도를 살펴보면, 이중 호출 데이타는 항시 P1 및 P2 레지스터 즉, 소자(152)(153)의 중앙의 프로세서에 저장되는 반면, 단일 호일 데이타는 DT 레지스터 즉, 소자(151)에 저장된다. Now in claim 13 (a) Referring to FIG, dual call data is at all times P1 and P2 register that is, while being stored in the central processor of the device 152, 153, a single foil data is i.e. DT register, element 151 It is stored. 단일의 중앙의 프로세서가 동시에 미해결인 이중 호출 및 단일 호출 요구를 가질 수도 있기 때문에, 중앙의 프로세서는 요구시 에 제6도에 도시한 기능 코우드 피일드내에 요구를 설정한다. Because there is a single central processor at the same time may have a pending call to a double and a single call request, the central processor sets the function required in the Code blood FR shown in Figure 6 at the time of request. 단일 호출 요구에는 00의 기능코우드가 부여되고, 한편, 이중 호출 요구에는 20의 기능코우드, 베이스 16이 부여된다. Needs a single function call, Code 00 is given, on the other hand, the double call request is assigned the function Code 20, a base 16. 중앙의 프로세서 호출 요구를 행하는 동안, 버스 데이타 라인 신호들 BSDT10-내지 BSDT15-가 태그(tag)를 구성한다. While performing the central processor of the call request, and the data bus line signal to BSDT10- to BSDT15- configure the tag (tag). 메모리 응답사이클 동안, 어드레스 라인신호 BSAD18-내지 BSAD12-는 제5도에 도시한 기능 코우드 피일드의 메모리에 의해 반향된 태그를 구성한다. For memory response cycle, the address signal lines to BSAD18- BSAD12- constitutes a tag echoing by the memory of a function Code blood FR shown in FIG. 5.

이제 제13(a)도에 도시한 전형적인 중앙의 프로세서 버스 결합논리를 살펴보면, 요구된 데이타는 소자(150)에 포함된 수신기들에 의해 버스로 부터 수신된다. Now claim 13 (a) Referring to exemplary central processor bus coupling logic shown in Fig., The requested data is received from the bus by a receiver included in the device 150. 1개의 워어드 데이타를 구성하는 신호 BSDT00+ 내지 BSDT15+는 각기 DT 레지스터(151), P1레지스터(152) 및 P2 레지스터(153)의 데이타 입력들에 연결되어 있다. Signals constituting one War Admiral data BSDT00 through BSDT15 + + are respectively coupled to data input DT of the register (151), the register P1 152 and P2 register 153.

레지스터(151)(152)(153)는 각기 부품번호 SN74S374로 텍사스인스트루먼츠사에서 제작되는 유형 2개의 집적회로로 구성되고, 8개의 에지 트리거 D형 플립플롭을 포함한다. Register 151, 152, 153 is composed of a part number for each type SN74S374 two integrated circuit manufactured by Texas Instruments is used in, comprises eight edge triggered D-type flip-flop. 데이타는 2진수 제로 상태에서 2진수 1상태로의 클럭신호의 변위에 의해 이들 레지스터 클럭킹된다. Data is clocked register thereof by the displacement of the clock signal to the binary 1 state in a binary zero state. 단일 호출 요구에 반수하여 제2의 반쪽 버스사이클동안, 제13도의 소자(110)로 부터 나온 신호 MYSHRD+ 는 2진수 제로에서 2진수 1상태로 변위할 것이고 메모리로부터 나온 워어드를 DT 레지스터(151)로 클럭킹시킬 것이다. During half of the half of the bus cycle of the second on a single call request, the signal MYSHRD + came from 13 degrees element 110 is in a binary zero will be displaced to a binary 1 state for War Admiral DT register 151 comes from the memory It will be clocking in. 이중 호출 요구에 응답하여 처음 제2의 반쪽 버스 사이클동안, 신호 MYSH P1은 데이타를 P1 레지스터(152)로 클럭시킨다. During double call in response to a request first second half bus cycle, the signal P1 is MYSH thereby clock the data into the register P1 (152). 이중 호출 요구에 응답하여 제2의 반쪽 버스 사이클 동안, 신호 MYSHPE+는 데이타를 P2 레지스터(153)로 클럭킹시킨다. Call in response to a request for a double half bus cycle of the second signal MYSHPE + is thereby clocking the data into the register P2 (153). 신호 MYSHPl+ 및 MYSHPE+는 항시 이중 호출 요구에 응답하여 제1의 워어드의 데이타는 P1 레지스터(152)로 로드될 것이고, 제2의 워어드의 데이타는 메모리 제어기에 존재할 경우, P2 레지스터(153)로 로드될 것이다. Signal MYSHPl + and MYSHPE + will always be loaded in a dual call data is P1 register 152 of War Admiral of the first response to a request, data of the second War Admiral's is a, P2 register 153, if present, to the memory controller It will be loaded. 로드 되자마자, 레지스터(151)(152)(153)에 내포된 데이타는 선택적으로 각 레지스터들의 출력 제어에서 의 2진수 제로 신호의 발생에 의해 즉, 2진수 제로 상태로 진행하는 신호 ENDTBI-, ENPIBI- 및 ENP2 Bl-에 의해 16개의 신호 BIXX10+ 내지 BIXXIF로 구성된 중앙의 프로세서 내장 버스(154)로 게이팅된다. As soon as the load, a register 151, 152 the data contained in a 153 optionally signals traveling in other words, zero binary state by the generation of a binary zero signal at the output of the respective control register ENDTBI-, ENPIBI - and it is gated to the processor internal bus 154 in the center consisting of 16 signal BIXX10 + to BIXXIF by ENP2 Bl-.

2개의 JK형 플립플롭 즉, 소자(31)(32)는 이중 호출 동작 동안에 메모리 제어기에 의해 복귀되는 제2의 반쪽 버스 사이클 신호들을 추적한다. Two JK type flip-flop that is, elements 31 and 32 will keep track of the half bus cycle signal of the second is returned by the memory controller during the double-call operation. 소자(31)(32)는 부품번호가 SN74S112인 텍사스인스트루먼츠사에서 제작된 유형의 리세트와 클리어를 지닌 JK 네거티브에지트리거 플립플롭이다 P요구 A플립플롭(31) 및 P요구 B 플립플롭(32)은 NAND 게이트(27)로부터 나온 신호 MYPASK-에 의해 세트되고 제2의 반쪽 버스 사이클의 제13도의 소자(110)로부터 나온 신호 MYSHRP-에 따라 중앙의 프로세서에 의해 확인되었을때 이 버스 사이클을 샘플링 시킨다. Element 31, 32 is a JK negative edge triggered flip-flop with the type of the reset and clear manufactured by Texas Instruments, Inc. as part number SN74S112 P request A flip-flop 31 and the P request B flip-flop (32 ) is sampled the bus cycle time is checked by the central processor in accordance with a signal derived from the 13-degree MYSHRP- element (110 of the half cycle of the bus is set by a signal derived from MYPASK- NAND gate 27 second) thereby. NAND 게이트(27)는 제10도의 사용자 플립플롭(15)의 출력인 신호 MYASKK+가 2진수 1의 상태에 있어 중앙의 프로세서가 버스를 요구하고 있음을 가리킬 때 부분적으로 인에이블된다. NAND gate 27 when the output signal of the MYASKK + 10 degree user flip-flop 15 in the state of the binary 1 is the point that the central processor requires the bus is in part enabled by. 더우기 NAND 게이트(27)는 레지시터 P1 및 P2가 비어 있을 경우 이중 호출 판독이 이루어져야 함을 가리키는 2진수 1인 신호 CRDBPL+에 의해 인에이블된다. Moreover, the NAND gate 27 is enabled by the register P1 and the sitter signal CRDBPL + a binary 1 indicating that a double read call made if P2 is empty.

NAND 게이트(27)는 2진수 1인 중앙처리장치 타이밍 신호 MLRVLD+에 의해 여전히 인에이블 된다. NAND gate 27 is still enabled by the binary number 1 of the CPU timing signal MLRVLD +. 2개의 제2의 반쪽 버스 사이클들이 2진수 1인 신호 BSDBPL+에 의해 표시되어 있는 것 갈이 수신된다면, 플립플롭(31)은 처음 제2의 반쪽 버스 사이클이 수신된 후에 리세트되고 또한 플립플롭(32)은 두번째의 제2의 버스 사이클이 수신된 후 리세트된다. 2, if it in half bus cycle of one second to be displayed by the signals BSDBPL + a binary 1 go received, the flip-flop 31 is reset after the half of the bus cycle of the first second receiving also the flip-flop ( 32) it is reset after the first bus cycle of the second of the second received. 제1의 워어드만이 메모리 제어기에 존재하는 이중 호출 요구의 경우와 같이 단 1개의 제2의 반쪽 버스 사이클이 수신될 경우, 플립플롭(32)만 리세트된다 플립플롭(31)(32)은 양자가 버스 클리어신호(BSMCLR-는 2진수 제로임) 또는 마스터클리어 등과 같은 예의 상태들 또는 마스터 클리어 등과 같은 버스 타임 예의 상태들 또는 NOR 게이트(30)를 경유한 신호(TCSL31-는 2진수 제로임)에 의한 버스 타임 아웃의 발생에 의해 리세트된다. When the first War Admiral only and is received half bus cycles of only 1 second as in the case of a dual call request present in the memory controller for, only reset the flip-flop 32, flip-flops 31 and 32 are both a bus clear signal (BSMCLR- is binary zero Im) or example states or bus time example states or NOR gate 30 a signal (via the TCSL31- such as master clear, such as master clear is a binary zero Lim) is reset by the occurrence of a bus timeout by.

기타 2개의 플립플롭인 소자(155)(156)는 중앙의 프로세서가 P1 및 P2 레지스터(152)(153)로부터 나온 데이타를 사용하는 경우에 작동한다. Other two elements 155 of the flip-flop 156 operates in the case where the center of the processor using data derived from P1 and P2 register 152 (153). P1 사용 플립플롭은 중앙의 프로세서가 제1의 워어드를 사용할때 리세트 되는바, 달리말해 P1 사용 레지스터(152) 및 P2 사용 레지스터에 내포된 워어드는 중앙의 프로세서가 제2의 워어드 즉, P2 레지스터(153)에 내포된 워어드를 사용할때 리세트된다. P1 using a flip-flop that is the War Admiral are of central processor contained in the reset bar, in other words P1 using register 152 and P2 using a register as the central processor for the War Admiral of the first War Admiral of the second It is reset when using the War Admiral P2 contained in register 153.

플립플롭(155)(156)은 양자가 NAND 게이트(27)로 부터 나온 신호 MYPASK-에 의해 세트된다. Flip-flop 155, 156 are both are set by a signal MYPASK- out from the NAND gate 27. 따라서 2진수 제로인 신호 MYPASK-는 레지스터 P1, P2가 채워지고 있음을 가리키게 플립플롭(155)(156)을 세트시키고 P1, P2의 내용이 아직 사용되고 있지 않음을 가리키게 플립플롭(155)(156)을 세트시킨다. Therefore, the binary zero signal is MYPASK- registers P1, P2 are points to that filled the flip-flops 155, 156 and the set P1, P2 to point to the contents of the not yet used in the flip-flop 155, 156 to thus set. 플립플롭(155)(156)은 정화상태가 일어났을때(예를들어, 중앙의 프로세서 명령카운터가 브랜치 명령, 인터럽트 또는 트랩 상태에 응답하여 로드될 때) 2진수 제로인 신호 PRTAKR-에 의해 리세트되어 지정의 P1 및 P2가 사용된다. Flip-flop 155, 156 when the wake up condition is purified (e. G., The processor instruction counter of central branch instruction, when it is loaded in response to the interrupt or trap states) binary zero reset by a signal PRTAKR- is the designation of P1 and P2 are used. 또한 P1 사용 플립플롭은 신호 PRTAKT+에 의해 리세트 되는바, 이 신호는 중앙의 프로세서가 그 접지된 데이타 입력에서의 2진수 제로를 그 출력으로 클럭킹시키면서 처리 워드를 사용하고 있음을 가리킨다. In addition, P1 uses a flip-flop is reset by a signal bar being PRTAKT +, this signal indicates that the use of word processing while clocking a binary zero in the central processor of the data input to its output grounded. 또한 P2 플립플롭(156)도 그 데이타 입력에서 신호 PRTACK+를 그 출력으로 클럭킹시키는 신호 PRTAKT+에 의해 리세트 된다. In addition, P2 flip-flop 156 is also reset by the signal for clocking the signal PRTACK PRTAKT + + in the data input to its output. 처리의 제1의 워어드가 사용되기 이전에, PRTAKC+는 2진수 1임에 따라 이 처리의 제1의 워어드가 판독되었을 땐 플립플롭(155)은 리세트 된다. Before the war adjuster of the first of the processing used, PRTAKC + is a flip-flop 155. When the War Admiral is the first of the processing according to the read out binary 1 is being reset. PRTAKC+ 는 처리의 제1의 워어드가 사용된 후에 2진수 제로임에 따라, 처리의 제2의 워어드가 사용되었을 플립플롭(156)을 리세트되게 한다. PRTAKC + will be a reset to flip-flop 156 is War Admiral of the second process was used according to Im after the war adjuster of the first of the processing using binary zero.

이중 호출 동작은 P1 또는 P2 레지스터(152)(153)가 둘다 비어 있고 중앙의 프로세서가 현재 미해결의 또 다른 이중 호출 요구를 지니고 있지 않을 경우에만 중앙의 프로세서의 의해 요구된다. Double call operation is requested by the P1 or P2 register 152, 153 are both empty, and in the case where the central processor does not have another double call request of the current outstanding only a central processor.

P2 레지스터 엠프리(empty) 신호 PRMPTY-인 NAND 게이트(34)에 의한 출력은 중앙의 프로세서가 플립플롭(31)(32)(155)(156)의 상태에 기초한 이중 호출 요구를 행해야 하느냐를 결정하기 위해 사용된다. Output by the register P2 empeuri (empty) signal PRMPTY- the NAND gate 34 to determine do subjected to double call request based on the state of the central processor of the flip-flops 31, 32, 155, 156 to be used. P2사용 플립플롭(156)의 출력인 신호 PRTAKD+가 P2 레지스터(156)가 비어 있음을 나타내는 2진수 제로이거 나 또는 플립플롭(31)의 Q 바아 출력인 신호 PRTAKD+가 최종 이중 호출 요구에 응답하여 1개의 워어드만 수신되었음을 가리키는 2진수 제로이면, 그때 OR 게이트(33)의 출력은 NAND 게이트(34)를 부분적으로 인에이블시키는 2진수 1이 될 것이다. P2 used to output a signal PRTAKD + ​​is a signal PRTAKD + ​​the blank to represent a binary zero suddenly or or Q bar of the flip-flop 31, the output P2 register 156 of the flip-flop 156 responds to the final duplex call request 1 of War Admiral is a binary zero indicating that received only, then the output of OR gate 33 will be a binary 1 to enable partial to NAND gate 34. 더우기 NAND 게이트(34)는 P1 사용 플립플롭(155)의 Q 바아 출력인 신호 PRTAKC- 가 P1 레지스터(152)가 비어 있음(사용 되었음)을 나타내는 2진수 1이면 인에이블된다. Moreover, the NAND gate 34 is enabled if P1 using binary, which indicates that the empty Q bar output signal PRTAKC- the P1 register 152 of the flip-flop 155 (used under) 1. 더우기 NAND 게이트(34)는, 플립플롭(32)은 Q 바아 출력신 신호 PRASKB-가 이중 호출 동작에 응답하여 수신될 것으로 예상된 모든 데이타가 수신되었음을 가리키는 2진수 1이면, 인에블된다. Moreover, the NAND gate 34, flip-flop 32 is a binary 1 indicating that all data has been received is expected to be received by the output Q bar signal PRASKB- new answers the call duplex operation, the block in the. 따라서, NAND 게이트(34)는 충분히 인에이블되고, 신호 PRMPTY-는 P1, P2 레지스터(152)(153)의 데이타가 사용되었고 P1 및 P2 레지스터들을 채우는 과정에서 미해결의 이중 호출 요구가 아무것도 없을 때마다 즉, 호출, 입 출력 또는 기록동작이 없을 때마다 2진수 제로가 될 것이다. Therefore, NAND gate 34 is enabled and sufficiently, PRMPTY- signal is P1, P2 register 152, 153, data is was used in a process to fill the P1 and the P2 register whenever there is nothing double call request unresolved that is, to become a binary zero whenever there is a call, input and output or a write operation. AND 게이트 제로가 될 것이다. AND gate would be zero. AND 게이트(38)가 충분히 인에이블 되었을 때, 라인(181)상의 신호 MYASKD+는 2진수 1이 되고 클럭킹신호 MCLOCK+와 관련하여 볼때 중앙의 프로세서가 버스 사용을 희망하고 있는 것을 나타내어 제10도의 사용자 플립플롭(15)을 세트시키는 결과를 가져온다. AND gate 38 when enough of is enabled, the line 181 signal MYASKD + is a binary 1 is clocking signal MCLOCK + indicated that with respect to that of the judging central processor wishing to a bus using the 10 degree user flip-flop on the with the result that the set (15).

양호한 실시예에서, 중앙의 프로세서에 의한 하나의 명령을 실행하는 동안에, 중앙의 프로세서는 메모리의 2개의 워어드를 미리 호출하여 그들을 레지스터 P1, P2에 저장한다. In a preferred embodiment, during the execution of one command by the central processor, the central processor to pre-call two War Admiral of the memory and stores them in the register P1, to P2. 이렇게 메모리로부터 명령 워어드를 미리 호출시키는 것 즉, 처리는 레지스터 P1, P2가 비어 있을 경우에만 일어난다. So that for pre-command calling the War Admiral from the memory that is, the process takes place only when the registers P1, P2 empty. 예를들어, 중앙의 프로세서가 현재 위치점 1000에 위치한 명령를 실행하고 있으면, 중앙의 프로세서가 메모리로부터 그전에 이송된 위치점 1001 및 1002를 요구하는 이중 호출 요구를 할 것이다. For example, if the execution of the central processor located on the current location point myeongryeongreul 1000, the central processor will have to do double call request requesting the location points 1001 and 1002 before that transfer from the memory. 그러나, 중앙의 프로세서가 브랜치 명령을 실행하면, 메모리로부터 아직 도착하지 않을 것을 포함한 P2 및 레지스터(152)(153)의 처리도 포함하여 무시되어야 한다. However, if the center of the processor executing the branch instruction, to be ignored by including the processing P2 and the registers 152, 153, including those not yet received from the memory. 위의 예를 계속하면서, 위치점 1000의 실행동안에 위치점 1001 및 1002가 미리 호출되고 위치점 1001의 명령이 위치점 1007에 대한 브랜치명령을 내포한다면, 그후 P1 레지스터(152)에 임시 저장되었던 위치점 1001로 부터의 브랜치 명령이 실행될때, P2 레지스터(153)에 임시 저장된 위치점 1002의 내용은 무시하고 브랜치 명령이 옮겨질 메모리 위치점 1007의 내용에 대해 이루어진 새로운 이중 호출 요구는 위치점 1008을 제시한다. Continuing the above example, during execution of a location point 1000 is located points 1001 and 1002 are pre-call if pose a branch instruction to location points 1001 command location point 1007 of, then P1 temporary storage location that was in the register 152 when the branch instruction from a point 1001 is executed, the new dual-call request made to the contents of the information of the points stored temporarily located in the P2 register 153 1002 is ignored and the branch instruction is, the memory location moved point 1007 is a point @ 1008 present.

NAND 게이트(39)에와 입력들중 하나인 신호 PURGEF+는 이전에 요구된 모든 워어드들이 도착할 때까지 2진수 1에 남아 있음으로써 어떠한 2중 호출 요구도 기억한다. A NAND gate 39 and one input of the signal of + PURGEF will remember any call of the second request by being all War Admiral remain in the binary 1 until it reaches the previously required. 플립플롭(32)의 Q 바아 출력인 신호 PRASKB-가 이중 호출 동작에 반응하여 수신될 것으로 예상된 모든 데이타가 도착했음을 가리키는 2진수 1이고 신호 CRDBPL+가 레지스터 P1, P2가 비어 있을 경우 이중 호출 동작이 이루어져야 함을 어리키는 2진수 1이면, 이때 2진수 1인 신호 PURGEF+와 관련하여, NAND 게이트(39)는 충분히 인에이블될 것이고, 라인(180)상의 신호 MYASKS-는 2진수 제로가 됨에 따라 제10도의 사용자 플립플롭(15)이 세트되어 버스 사이클을 요구하는 중앙 프로세서가 메모리 호출 동작을 행하게 할 것이다. A flip-flop (32) Q bar output signal PRASKB- the binary number indicated that all of the data expected to be received in response to the double call operation is the arrival of 1 and if signal CRDBPL + the registers P1, P2 is empty, the double calling operation is done also for young key is a binary 1, wherein a binary number with respect to the first signal PURGEF +, NAND gate 39 will be sufficiently enabled, as the signal MYASKS- is a binary zero on the line 180, the 10 degrees, the user flip-flop 15 is set, the central processor requesting a bus cycle will perform a memory call operation. 제10도의 사용자 플립플롭(15)은 정상상태에서 중앙의 프로세서가 P2 레지스터(153)로부터 처리의 제2의 워어드를 사용할 때의 경우와 같이 신호 MCLOCK+ 및 클럭킹 신호 MYASKD+에 의해 세트된다. The flip-flop 15, the user 10 degrees is set by signal MCLOCK + and clocking signal MYASKD + as in the case of using a central processor War Admiral of the second process from the P2 register 153 in the normal state. 신호 MYASKS-는, 이중 호출 요구가 이루어져 있고, 완료되지 않은 후에 정화가 일어날 때의 경우, 즉, P1 및 P2 레지스터(152)(153)가 채우는 과정 중에 있는 동안 브랜치 명령이 실행되는 경우를 대상으로 한 사용자 플립플롭(15)을 세트할 목적으로 사용된다. If signal MYASKS- is intended for, dual call is made, and as required, for a time after the purge is not complete occurs, that is, the branch instruction while in the midst of the P1 and P2 registers 152, 153 to fill execution It is used in order to set a user flip-flop (15).

단일의 호출들은 적어도 2개의 중앙의 프로세서 단계를 요구한다. A single call to have at least two processors require two steps of the center. 첫번째 중앙의 프로세서 단계는 메모리 의 단일 호출 판독 요구를 발생하여 메모리(또는 입 출력장치)가 단일 호출 요구를 받아들일때 인디케이터가 세트되게 한다. Process steps of the first center will be called to generate a single read request of memory, the memory (or input and output devices), the indicator is set as to accept a single call request. 첫번째 단계이후 중앙의 프로세서 단계들중 임의의 갯수일 수 있는 두번째 중앙의 프로세서 단계는 DT 레지스터(151)로 나온 데이타를 중앙의 프로세서 내장 버스(154)로 게이팅 되게 한다. The first step after the process steps of any number of a processor of the second phase center that of the center is to be gated out to the data DT register 151 to the processor internal bus 154 in the center. 단일 호출 요구에 반응하는 메모리와 관련된 제2의 반쪽 버스 사이클이 아직 도착하지 않았다면, 이미 설정된 인디케이터는 제13도의 소자(110)로부터 나온 신호 MYSHRD+가 인디케이터를 클리어 시킬때까지 프로세서 클럭 을 정지시킨다. The second half bus cycles of 2 associated with the memory in response to a single call request had not yet arrived, already set indicator to stop the processor clock until the signal MYSHRD + derived from the 13-degree element 110 to clear the indicator.

상술한 제13(a)도의 설명으로 이중 호출 동작과 관련된 시스템논리의 설명을 끝냈다. As described above the 13 (a) degree of the finished system logic associated with the dual-described calling operation. 이제 제14도의 타이밍 구성도를 상술한 중앙의 프로세서, 버스 및 메모리 제어기의 제어신호를 개설적으로 설명할 것이다. Now, of the above-described central processor 14 degrees timing diagram will be described the control signal bus and a memory controller to open ever. 제14도 의 상단에 있는 일단의 4개의 신호들은 이중 호출 요구를 행하는 중앙의 프로세서의 신호들이다. Four signals one at the top of FIG. 14 are the signals from the central processor, for performing a double-call request. 이들 신호들은 제10도, 제13도, 제13(a)도에 도시한 논리에 의해 발생된다. These signals are the 10 degree, 13 degree, claim 13 (a) is generated by the logic shown in Fig.

제14도의 중앙에 있는 신호들은 중앙의 프로세서 논리를 메모리 논리로 연결시키는 데이타 처리 시스템의 데이타 버스와 관련된 것들이다. The signal in the central 14 degrees are the ones related to the data bus of the data processing system for connecting the processor to the memory logic of the central logic. 제14도의 하부에 있는 8개의 신호들은 제11도, 제11(a)도 및 제12도에 도시한 논리에 의해 발생된 메모리 제어기의 신호들을 나타낸다. The eight signals in the lower 14 degrees of the 11 degrees are, of claim 11 (a) shows signals of the memory controller generated by the logic shown in Fig. 12 and the road. 더우기 제14도는 수직 방향에서 3개의 칼럼으로 분할된다. Moreover, is divided into three columns in the vertical direction, it turns 14. 최좌축의 칼럼은 메모리의 2중 호출요구를 행하는 중앙 프로세서와 관련된 일단의 신호들을 나타낸다. Choejwa axis column represents the end of the signal related to the central processor for performing a call request of the second memory. 제14도의 중앙의 칼럼은 메모리 제어기가 중앙의 프로세서에게 이중 호출 요구에게 요구되었던 제1의 워어드를 되돌려 보내는 최초 제2의 반쪽 버스 사이클과 관련된 신호들을 나타낸다. The degrees of the central column 14 shows the signal associated with the first half of the bus cycle of the second sending back a War Admiral of the first was the memory controller is required to double the call request to the central processor. 제14도의 우측 칼럼은 둘째번 의 제2의 반쪽 버스 사이클 동안 중앙의 프로세서에게 이중 호출 요구에서 요구되었던 제2의 워어드를 되돌리려 보내는 메모리 제어기와 관련된 신호들을 나타낸다. The 14-degree right column shows the signals associated with the memory controller to send return the second War Admiral of which was required in the second half of the second bus cycle, dual call request to the central processor during the time.

이중 호출 동작은 제14도에서 마스터로서의 중앙의 프로세서가 슬레이브로서의 2워어드의 데이타를 요구함 을 가리키는 시간 14-A에서 2진수 1상태로 진행하는 CPU 신호 MYASKK+에 의해 시작한다. The double calling operation is started by the CPU signal MYASKK + which goes to the binary one state at time A 14-points to the center of the processor requiring the data of the second War Admiral as a master in the slave as 14 degrees. CPU 신호 MYASKK+가 2진수 1이될때, 제10도의 중앙프로세서 우선순위 회로망 논리는 버스 신호 BSREQT-가 2진수 제로 상태로 되게하고, 기타 고우선순위 디바이스가 어느 것도 버스 사이클을 요구하고 있지 않다면, CPU신호 MYDCNN+가 2진수 1상태로 되게 하면서 버스사 중앙의 프로세서에 허용되게 할 것이다. If CPU signal MYASKK + 2 when a binary 1, the 10-degree central processor priority network logic is a bus signal BSREQT- is not presented as a binary zero state, and the other go-priority device, which also requires a bus cycle, CPU signal while MYDCNN + is forced to go to the binary 1 state it will be allowed to use the bus of the central processor. 중앙의 프로세서가 버스에 허용되자 마자, 중앙의 프로세서는 그 버스상에 이중 호출 동작으로 호출될 제1의 워어드의 어드레스, 중앙의 채널 번호, 그리고 이중 호출 메모리 판독 동작임을 가리키는 기타 신호와 함께 이중 호출 요구임을 가리키는 기능코우드를 설정한다. As soon as a central processor, allows the bus, the central processor with the other signal indicating that the bus on the war adjuster of claim 1 is called the double calling operation address, the central channel number, and a dual-called memory read operation double set the function Code indicating that the call request. 제11도, 제11(a)도, 제12도의 메모리 제어기 논리는 버스상의 신호들이 안정되게 지연시킨 후 버스상의 어드레스와 메모리 제어기에 의해 제어되는 어드레스를 비교하고, 이중 호출 ,요구의 제1의 워어드가 제어기내에 내포되어 있다면 다음 사용자의 버스의 제어를 포기하는 중앙의 프로세서 논리로 돌아가는 ACK 신호를 발생시킨다. Claim 11 also, in the first of the 11 (a) Fig., The memory controller logic degrees of claim 12 after a delay so that a stable signal on the bus compares the address that is controlled by an address and memory controllers on the bus, and a dual call request War Admiral is to generate an ACK signal back to the central processor if it is encapsulated in the controller logic for giving the control of the next user of the bus. 또한 메모리 제어기에 의해 발생되는 ACK 신호는, 이중 호출 요구에 의해 번지 지정된 제2의 워어드가 제어기 내에 존재하는가 그리고 그렇다면 제11(a)도의 이중 워어드 히스토리 플립플롭(80)이 실행될 이중 워어드 동작을 표시하도록 설정되고 메모리가 본질적으로 병행한(겹친)방식으로 독립된 메모리 모듈들로부터 2워어드의 정보를 검색하도록 진행하여, 메모리 제어기 검사를 행하게 된다. ACK signal is also generated by the memory controller, dual call Does War Admiral of the second specified address by the needs existing in the control and if so the 11 (a) degrees of double War Admiral history flip-flop 80 is run double War Admiral the set to display the operation proceeds memory to search the information in the second War Admiral from essentially a parallel (overlapping) scheme as an independent memory module, the memory controller checks are performed.

제1워어드의 데이타가 메모리 제어기에서 이용가능하게 될때. When the data of the first War Admiral made available at the memory controller. 메모리 제어기 신호 DCNNGO-는 제11도의 메모리 우선순위 회로망 논리로 하여금 버스신호 BSREQT-를 2진수 제로 상태로 하는 것에 의해 버스를 확보하도록 하는 시간 14-B에서 2진수 1이 되어, 제1의 응답사이클 즉, 메모리를 마스터로 하고 CPU를 슬레이브로하여 최초 제2의 반쪽 버스 사이클을 개시하도록 한다. The memory controller DCNNGO- signal is a binary 1 at the time of 14-B to obtain the bus by the state to enable bus signal BSREQT- into memory priority network logic of claim 11 degrees zero binary value, the first response cycle of that is, the CPU and the memory in the master to the slave and to initiate a bus cycle of the first half second. 버스가 사용되지 않고 메모리가 버스를 요구하는 최고 우선순위 디바이스라고 하면, 버스는 메모리 제어기에 대하여 사용이 허용되고 메모리 제어기 신호 MYDCHN+는 2진수 1이 될 것이다. Speaking of the highest priority device requesting the memory bus without the bus is not used, the bus is used for the memory controller and allows the memory controller signals MYDCHN + will be a binary 1. 버스를 메모리 제어기로 허용함으로써 메모리 제어기 논리가 버스 데이타 라인들상으로 이중 호출 요구에서 요구된 제1의 워어드를 게이팅시키는 결과를 가져온다. By allowing the bus to the memory controller with the result that the memory controller logic gating War Admiral of the first request in the double-call request onto the bus data lines. 이중 호출 요구 기능 코우드와 함께 이중 호출 요구를 했던 중앙프로세서의 채널 번호는 버스 어드레스 라인들상으로 게이팅되고, 이것이 이중 호출 요구의 제1의 응답 사이클임을 가리키는 기타 신호들은 기타 버스 라인들 위로 게이팅 된다. The channel number of the double call request capabilities central processor that the double call request with the Code is gated onto the bus address lines, which other signal indicating that the first response cycle of a double call request are gated over the other bus line .

중앙의 프로세서 논리는 버스상의 신호들이 안정되게 지연시킨 후 버스 신호들을 샘플링하고 버스 어드레스 라인들상의 중앙 프로세서 채널 번호가 특정 중앙 프로세서의 채널 번호이면, 최초 제3도 반쪽 버스 사이클을 확인하고, 버스 데이타 라인들상의 메모리 워어드를 P1 레지스터(152)로 게이트시킨다. When sampling the bus signal after delay so processor logic of the center is that stable signal on the bus and the bus address lines to the central processor channel number in the channel number of a specific central processor, the first second and third degree determine the half bus cycle, the bus data then gate memory War Admiral on the line P1 to the register 152. 제1의 응답사이클의 중앙프로세서에 의한 확인의 결과 메모리 제어기 논리는 버스를 해방하여 이중 워어드 히스토리 플립플롭(80)을 리세트시키는 결과를 가져온다. Memory controller logic result of the verification by the central processor of the first response cycle of the ends to liberate the double War Admiral history reset the flip-flop 80 is the bus. 이에 따라, 제1의 메모리 응답사이클 즉1 최초 제2의 반쪽 버스 사이클이 완료된다. As a result, the memory response cycle or one half of the bus cycle for the first second of the first is completed.

메모리 제어기에 이용 가능한 데이타의 제2의 워어드에 따라, 마스터로서의 메모리 제어기는 버스에 대한 확보를 계속하여 시간 14-C에서 허용되었을때, 데이타와 제2의 워어드를 버스상으로 게이팅시킨다. Depending on War Admiral of the second of the available data used in the memory controller, the memory controller as a master is thereby gating the time, the data and War Admiral of the second to keep the securing of the bus has been allowed by the time 14-C on the bus. 중앙의 그 프로세서는 둘째번의 제2의 반쪽 버스 사이클을 확인하고 메모리의 제2의 워어드를 P2 레지스터(153)로 게이팅 시킴에 따라 이중 호출 동작을 완료한다. The processor of the center confirms the second single second half bus cycle and complete the call to the double action in accordance with the second gating Sikkim War Admiral the P2 register 153 of the memory. 버스가 메모리 제어기로 허용되는 둘째번에 2진수 1상태로 진행하는 메모리 제어기 신호 MYDCNN+는 메모리 제어기 신호 STREQR+가 2진수 1상태로 되게 하고 이 2진수 1상태는 메모리 제어기가 더 이상 버스를 요구하지 않도록 메모리 요구 플립플롭(17M)을 리세트시키는 결과를 가져온다. Bus, the memory controller signals to the second time allowed to the memory controller proceeds to a binary 1 state MYDCNN + is the memory controller signals STREQR + to be a binary number 1, while the binary 1 state so that the memory controller is no longer required for the bus with the result that the reset of the memory request flip-flop (17M).

제14도를 간단히 하기 위해 CPU 신호 BSDCND-는 CPU가 마스터일 때, 이중 호출 요구 사이클 동안 2진수 1상태로 진행하는 버스 신호 BSDCNN-에 응답하여 2진수 1상태로 진행하는 것으로 도시되지 않았음을 유의해야 한다. CPU signal BSDCND- To simplify the Figure 14 is that it is not shown to the master CPU to one time, in response to bus signal BSDCNN- to proceed to the second call request for a dual-cycle binary 1 state proceeds to a binary 1 state it should be noted. 마찬가지로, 메모리 신호 BSDCND-는 메모리가 마스터일때 제1 및 제2의 응답사이클 동안 2진수 1상태로 되는 버스 신호 BSDCNN-에 응답하여 2진수 1상태로 되는 것으로 도시하지 않았다. Similarly, the memory signal BSDCND- was not shown to be a binary 1 state memory to the master when the first and second response of a binary number in response to a first state in which the bus signal BSDCNN- during the cycle. 제어기 신호 BSDCNN-는 소자(25)(25M)의 지연이 각기 있는 제어기가 마스터이냐 또는 슬레이브이냐에 따라 버스신호 BSDCNN-에 반응할 것이지만, 제14도와 목적상 슬레이브 신호 BSDCND-만 관련이 있기 때문에 이것을 응답하는 상태로 도시하였음을 제10도, 11도에 나타나있다. Control signal BSDCNN- is because this element 25, but will respond to (25M) in accordance with the bus signal BSDCNN- delay each controller yinya yinya master or slave in the, first it relates to a 14 help purposes slave signal BSDCND- the urban hayeoteum in response to the state of 10 degrees, is shown in Figure 11.

[소프트웨어 분석기의 세부사항] [Details of the Software Analyzer

이제 보다 상세하게 설명된 제1도를 살펴보면, CPU 버스사용 검출논리(301)는 기본적으로 CPU가 버스 마스터로 공통버스(200)를 갖고 있는 시점을 결정한다. Turning now to the detail than FIG. 1, using the CPU bus detection logic 301 basically determines a point in time that the CPU has a common bus 200 to the bus master. CPU 버스 사용 검출 논리(301)는 우선순위 회로망 라인(341)과 관련된 9개의 라인들(제10도 및 11도의 신호 BSAUOK+ 내지 BSIUOK+) 및 버스요구, 확인(ACK), 네거티브확인(NAK), 대기 버스 마스터 클리어 그리고 데이타 사이클 현재(신호 BSREQT+,BSACKR+, BSNAKR+, +BSWAIT+, BSMCLR+및 BSDCNN+ 제10, 11도 참조)와 관련된 제어 라인(342)을 모니터함으로써 전술한 기능을 행할 수 있다. Using the CPU bus detection logic 301 may prioritize network line (341) of 9 lines (the 10 degree and 11 degree signals BSAUOK + to BSIUOK +) and a bus request, confirmation (ACK), a negative check (NAK), the atmosphere associated with the the bus master clear and the data cycle now may be carried out the functions described above by monitoring the control lines 342 associated with the (signal BSREQT +, BSACKR +, BSNAKR +, + BSWAIT +, BSMCLR + and BSDCNN + of claim 10, 11 Figure reference). 레지스터 클럭킹 라인(339)상의 CPU 버스 사용검출 논리(301)의 출력은 공통 버스(200)로부터 다양한 신호들을 어드레스 레지스터(302), 데이타 레지스터(303)및 자동 어드레스 개발논리(304)로 대치시키는 것을 제어하는 데 사용된다. The output of the register clocking line (339) CPU bus using detection logic 301 on is that of replacing the various signals from the common bus 200 to an address register 302, data register 303 and the automatic address development logic 304 It is used to control.

CPU가 메모리 판독동작을 행한다면, CPU가 버스 마스터이고 공통버스(200)상의 메모리로부터 판독될 워어드의 어드레스를 제공할 때인 제1의 반쪽 버스 사이클동안, 어드레스 비트들은 어드레스 레지스터(302)로 또는 자동 어드레스 개발논리(304)로 래치시키게 될 것이다. If the CPU is performing a memory read operation, the CPU is the bus master, and for the first half of the bus cycle's time to provide the address of War Admiral be read from the memory on the common bus 200, the address bits in the address register 302 or will thereby automatically latched to the logical address development 304. The CPU가 사용될 데이타의 워어드를 오피랜드로써 호출시키게 메모리로부터 워어드의 판독을 행하는 과정에 있다면, 버스 어드레스 라인(326)상의 공통버스(200)의 어드레스 비트들(제11(a)도의 신호 BSADOO-내지 BSAD22-)이 어드레스 레지스터(302)로 래치된다. If the War Admiral of the data the CPU is used in the process of performing the read out of the memory thereby called as operational land War Admiral, the address bits of the common bus 200 on the bus address lines 326 (Article 11 (a) separate signals BSADOO - to BSAD22-) is latched into address register 302.

공통버스(200)로부터 나온 이들 동일한 어드레스 비트들은, CPU가 CPU내에서 실행될 소프트웨어 명령으로서 사용될 메모리의 하나 또는 그 이상의 워어드를 호출할 목적으로 메모리 판독을 개시할 과정에 있다면, 자동 어드레스 개발논리(304)로 래치된다. From the common bus 200. The same address bit out are, CPU is in the process to initiate a memory read for the purpose of calling the one or more War Admiral of the memory used as the software instruction is executed in the CPU, automatically address development logic ( 304) is latched in. 이러한 유형의 판독은 제어라인(343)상의 공통버스로 부터 나온 제어정보를 검사하는 논리(304)에 의해 검출된다. This type of reading is detected by the logic 304 for checking the control information provided from the common bus on the control line 343.

어드레스 레지스터(302) 및 자동 어드레스 개발논리(304)의 사용간의 차이는(304)가 어드레스들을 자동적으로 증분시킬 능력이 있어서 다수 워어드 처리 호출을 행하는 동안 메모리로부터 CPU로 다시 도착하는 데이타의 각각에 대해 정확한 어드레스가 전개될 수 있다. The difference between the use of address register 302 and the automatic address development logic 304 to each of the data that gets back from the memory to the CPU for 304 in the ability to automatically increments the addresses for performing a plurality War Admiral process called a correct address can be deployed to. 양호한 실시예의 데이타 처리 시스템에서, 다수의 호출 동작은 처리(스프트웨어 명령들)로서 사용될 메모리의 워어드들을 판독하거 위해서만 실행되고 오퍼랜드 로서 사용될 메모리의 워어드를 판독하기 위해서는 실행되지 않는다. In a preferred embodiment of a data processing system, a plurality of calling operation is not performed in order to read out of the memory used as War Admiral it executed and an operand only hageo reading War Admiral of the memory used as the treatment (s seupeuteuweeo command). 더우기 양호한 실시예의 중앙 프로세서 큰 오퍼랜드 호출 및 처리 호출을 동시에 로드할 수 있는 능력이 있기 때문에 공통버스(200)로 부터 어드레스 비트들을 저장하기 위해 2개의 장소(302)(304)를 가질 필요성이 있다. Moreover, there is a need to have two places 302, 304 for storing the address bits from the common bus 200, because the preferred embodiment the central processor large operand calls and the ability to load a process called at the same time.

더우기, 전술한 두 유형의 요구들이 로드될 때 메모리로부터 CPU로 돌아온 데이타의 워어드들은 요구가 이루어졌던 순서로 반드시 CPU로 돌아가지는 않을 것이다. Furthermore, the Weird Wars when loaded to the needs of both types of the aforementioned data returned from the memory to the CPU will not necessarily go back to the CPU in the order that was made a requirement.

데이타 레지스터(303)는 데이타의 16비트 워어드들이 CPU 및 공통버스(200)상의 기타 디바이스들 간에 상호 교환됨에 따라 버스 데이타 비트라인(333)상에 나타나는 데이타 비트들(신호 BSDT00-내지 BSDT15-)을 포획하는데 사용된다. Data register 303 is the 16-bit Words adjuster are data bits appearing on the CPU and a common bus 200. Other devices exchange data bus bit line (333) as between on the data (signal BSDT00- to BSDT15-) to be used to capture. 제1의 반쪽 버스 사이클 동안에는 CPU가 다른 디바이스로 데이타를 이송할 때 데이타가 이들 버스상에 나타나고, 제2의 반쪽 버스 사이클 동안에는 메모리로부터 판독 중에 일어나는 것과 같이 디바이스가 CPU로 데이타를 이송할 때 데이타가 이들 버스상에 나타난다. Claim the data when the device has transferred the data to the CPU as a data when long half bus cycle of 1 CPU is transferring the data to the other device occurs during appears on these buses, the read out of the memory during the second half bus cycle It appears on these buses. 또한 데이타 레지스터(303)는 공통 버스상의 디바이스가 CPU를 인터럽트하고 있을 때 데이타의 16비트를 포획하여 저장하기 위해 사용된다. In addition, the data register 303 is used to store the captured 16-bit data when the device is on a common bus interrupts the CPU. 이 경우에, 데이타 레지스터(303)에 저장된 정보의 16비트는 CPU의 채널번호 및 인터럽트의 레벨을 가리킨다(제7도 참조). 16 bits of information stored in this case, the data register 303 indicates the level of the CPU channel number and interrupt (see FIG. 7).

그후 공통버스(200)로부터 소자(302)(303)(304)에 포획된 어드레스 및 데이타 비트들은 비교기(312)(313)(314)에서 상태 레지스터(315)에 저장된 관련있는 상태와 비교된다. Then from the common bus 200, the address and data bits captured by the device 302 (303) 304 are compared to the state in which the relevant stored in the status register 315 by the comparator 312, 313, 314. 어드레스 비교기(314)는 오퍼랜드 어드레스 버스(315)상에 나타나는 어드레스 레지스터(302)에 저장된 어드레스가 상태 레지스터(315)의 상태 레지스터(A 내지 D)에 내포된 소프트웨어 분석기의 운용자가 특정하는 어드레스와 같거나 또는 더 크냐를 결정하는데 사용됐다. Address comparator 314 is the operand address bus the operator of the software analyzer contained in state registers (A to D) of the address, the status register 315 is stored in the address register 302 appearing on 315, such as specifying the address or it was used to determine the better keunya. 어드레스 비교기(314)는 상태 버스(336)상에 나타나는 상태 레지스터(315)의 어드레스 비트들을 오퍼랜드 어드레스 버스(325)또는 처리 어드레스 버스(337)-이 처리 어드레스 버스는 처리 동작이 관여되어 있으면 자동 어드레스 개발논리(304)로부터 어드레스를 수신함-로부터 입력을 선택적으로 수신하는 어드레스 버스(338)상에 나타나는 어드레스 비트들과 비교한다. Address comparator 314 conditions the bus 336 an operand address bus 325 or the processing address bus 337, the address bits of status register 315 appear on - the process address bus is automatically address if it is involved in the processing operation and compares the address bits appearing on the address bus (338) for selectively receiving an input from the-address from the developed logic 304 receiving. 어드레스 비교기(314)에 있어서 동등하고 보다 큰 출력들은 이들이 소프트웨어 분석자로 하여금 시작과 종료 어드레스 사이에 일어나는 상태들-이들 중의 하나는 상하레지스터들(315)의 하나에 저장되고, 그중 다른 것은 상태레지스터들(315)의 다른 것에 저장됨 을 모니터할 수 있게 해준다는 점에서 유용하다. Equivalent in the address comparator 314 and the larger outputs these states and give the software analysis takes place between the start and end address - one of which is stored in one of the upper and lower registers 315, the others are the status register which allows you to monitor stored in the other 315 are useful in this regard.

데이타 비교기(313)는 상태버스(336)위로 선택적으로 인에이블 되는 상태레지스터들(315)의 상태 A 내지 B에 특정된 데이타 비트 들이 데이타 버스(332)를 통해 가능한 데이타 레지스터(303)에 저장된 데이터 비트들과 동일하느냐를 시험하기 위해 사용된다. Data stored in the data comparator 313 is the status bus 336 over selectively the states of which the enable status register (315) A to the data bits specific to B are available via data bus 332. Data registers 303 It is used to test the same as do the bit.

데이타 비교기(303)는 추적제어기(316)에의 입력인 동일 출력만을 가지고 있지만 16비트 데이타 워어드의 각 비트가 2진수 1,2진수 가로 또는 주의불요 상태이냐를 시험할 수 있는 능력을 지니고 있다. Data comparator 303 has the ability to test the tracking controller 316 has only to the input of the same output, but each bit of the 16-bit data is a binary 1, 2 War Admiral essence horizontally and attention yinya-free state.

사이클 비교기(312)는 공통 버스상에 나타나는 버스 사이클의 유형이 정보가 추적램(319)에 기록될 수 있는 유형인가를 결정하게 사용된다. Cycle comparator 312 is used to determine the application type that can be written to the bus cycle, the track RAM 319. The type of information that appears on the common bus. 추적할 것이 요망되는 관련이 있는 버스사이클들의 유형은, 상태 레지스터(315)의 상태 레지스터 A 내지 D에 특정되어 있는바, 이들 각각은 선택적으로 상태버스(336)로 인에이블 되며, 어드레스 레지스터(302)에 저장된 상태들과 데이타 레지스터(303)에 저장된 사이클 상태들로 부터 정보를 수신하는 어드레스 상태라인(323) 및 버스 사이클 유형 라인(330)을 통해 사이클 유형라인(327)상에 나타나는 사이클 유형에서 특정되는 신호에 따라 비교된다. Type of which is related it is desired to keep track of the bus cycle, the status register A to be specific to the D-bar, each of which in the status register 315 is the enable to selectively status bus 336, an address register (302 ) in the cycle type is displayed on the saved states and data register 303, the cycle type lines 327 via address status line 323 and bus cycle type lines 330 for receiving information from the cycle state is stored in the It is compared depending on the particular signal. 예를 들어, 사이클 비교기(312)는 공통버스상에 나타나는 버스사이클이 디바이스에 대한 입 출력 동작이냐 또는 메모리 동작, 메모리 기록동작, 메모리 오퍼랜드 호출(판독)동작, 메모리 처리 호출(판독)동작, 또는 CPU를 수반하는 주의불요(모든종류)버스 사이클의 존재여부를 결정하는데 사용된다. For example, the cycle comparator 312 is input and output operation yinya or memory operation, the memory write operation, the memory operand calls (read) operation, the memory handling calls (read) operation on the device bus cycles occur on the common bus, or Note that accompanying the CPU is used to determine the presence of unwanted (of any type) bus cycle.

비교기(312)(31(314)에의 A 입력은 소프트웨어 분석기의 운용자에게 관련이 있는 그런 상태들을 특정 사용자 공급 파라미터를 내포하는 상태 레지스터(315)로부터 인입된다. 상태 A 내지 D를 내포하는 상태 레지스터(315)는 어드레스를 특정하는 비트, 데이타, 데이타에 대한 주의 불요 비트, 그리고 소프트웨어 분석기의 운용자에게 관련된 버스 사이클 유형을 내포하는 4개의 64비트 레지스터이다. 이 정보는 상태 레지스터(315)의 상태 A 내지 D 각각에 대해 특정될 수 있다. A input to the comparator 312 (31, 314 is drawn those conditions that are relevant to the operator of the software analyzer from the status register 315 that contains the specific user-supplied parameters. State that contains the state A to D register ( 315) is four 64-bit registers that involve careful unnecessary bits, and the bus cycle type related to the operator of the software analyzer for the bits, data, data for specifying the address. this information is state a of the status register 315 to there may be specific for the D, respectively.

상태 레지스터 A 내지 D는 상이한 4개의 상태들을 특정하는데 사용될 수 있고, 이들 중 어느 한개의 발생은 공통버스(220)로 부터 나온 데이타 및 어드레스 비트들이 추적램(319)에 기록되게 하거나 상태 A 내지 D는 결합하여 사용자에게 관련이 있는 1개 또는 그 이상의 상태를 검출하게 할 것이다. Status Register A to D may be used to specify the four different conditions, any one of generation of which is to be written to the common bus, the data and address bits are track RAM comes from the 220 319 or state A to D will be coupled to detect the one or more conditions that are relevant to the user. 예를들어, 상태 레지스터 A는 공통버스상의 어드레스가 상태레지스터 A의 어드레스보다 더 크거나 또는 동등할 경우 추적이 발생될 것을 특정함으로써 시동 어드레스를 특정하는데 사용할 수 있고, 상태 레지스터 B는 데이타 버스위 어드레스가 상태 레지스터 B에서 발견되었던 것과 동일하거나 또는 더클 경우 추적이 일어나지 않음을 특정함으로써 어떤 종료 어드레스를 특정하는데 사용할 수 있다. For example, the status register A is by specifying that the trace is generated when the address on the common bus to be greater or equal than the address of the status register A may be used to specify the starting address, the status register B is a data bus above address by specifying a status register if the same or deokeul that was found in the B track does not occur it can be used to specify a certain end address. 독립된 4개의 상태나 또는 4개 미만의 결합 상태를 이렇게 검사하는 것은 CPU와 관련된 버스 사이클의 공통 버스(220)상에서 발생할 때마다(즉, CPU가 버스 마스터이거나 슬레이브일 때마다)버스상의 정보가 파이프라인 형태의 상태 레지스터 A 내지 D에 대해 비교되기 때문에 가능하게 된다. Four states or or It is thus examine the bonding state of less than 4 as they occur on the common bus 220 of the bus cycle associated with the CPU (i.e., each time the CPU is bus master or slave), the information on the bus pipe independent it is possible since the comparison of the shape of the line status register a to D. 이 비교는 먼저 상태레지스터 A 의 상태, 그후 순서적으로 B,C,D 레지스터 상태에 대해 이루어진다. The comparison is first state condition in the register A, is then made as to sequentially with B, C, D register states. 상태 레지스터 A내지 D각각은 추적 제어기(316)내에서 2개의 제어 비트(추적비트와 인에이블비트)를 세트시킬 능력을 가지고 있다. Status Register A to D each of which has the ability to set the two control bits (tracking bit and the enable bit) in the tracking controller 316.

추적제어기(316)내에 있는 이들 2개의 스테이터스 비트들은 다음과 갈이 동작한다. These two status bits in the tracking controller 316 will go to next operation. 인에이블 비트는 세트(2진수 1과 동일)될수있거나 리세트(2진수 제로)될 수 있으며, 또한 상태 레지스터(315)에서 특정된 상태 A 내지 D에 의해 시험들 수 있다. The enable bit may be set (the same as the second binary 1) or be reset may be (binary zero), and tested by the state A to D identified in the status register 315. 인에이블 비트가 세트되었을 때,(즉 2진수 1상태에서)상태 레지스터(315) 의 상태 A 내지 D에서 특정된 상태는 상태들이 어떻게 공통버스(200)로 부터 나온 정보의 스테이터스(즉, 어드레스, 데이타, 또는 사이클 유형)와 비교하느냐에 따라서 추적비트의 스테이터스를 변화시키게 인에이블된다. Enabled when the bit is set, (i.e. a binary number in the first state) state state A to the state specified in the D register 315 is the status of the information provided from the I state to the common bus 200 (i.e., an address, It is enabled thereby changing the status of the tracking bit therefore on whether the comparison data, or cycle type). 예를 들어, 소프트웨어 분석기의 운용자는 인에이블 비트 및 추적비트를 세트시키거나, 인에이블 비트 및 추적 비트를 리세트시키고, 인에이블 비트를 세트시키며, 인에이블비트를 리세트시키고, 인에이블 비트가 세트되었을 경우 추적비트를 세트시키며, 또는 추적비트가 세트되었을 경우 추적비트를 리세트시킬 수 있도록 프로그램할 수 있다. For example, the operator of the software analyzers enable bit, and to set the tracking bit, or, in the enable bit and track bits Li was set sikimyeo set an enable bit, and reset the enable bit and the enable bit is when set when sikimyeo set the tracking bit, or track bit is set, it can be programmed so as to reset the tracking bits. 추적비트는 현재의 버스사이클과 관련된 정보가 추적램(319)에 기록될 것인가를 제어하는데 사용된다. Trace bit is used to control the information relevant to the current bus cycle will be recorded in the track RAM 319.

버스 사이클 중의 적절한 시점에 추적 비크가 세트된 경우, 라인(329)상의 추적제어기(316)로 부터 나온 신호는 추적램(319)내에 정보 보유를 마련하는 추적어드레스 카운터(317)의 증분작용을 제어한다. If the tracking beak is set at the appropriate point in the bus cycle, it signals out from the tracking controller 316 on line 329 controls the increment operation of the track address counter (317) providing the information retained in the track RAM 319 do. 추적 비트가 버스 사이클의 적당한 시점에 세트되어 있지 않다면, 추적어드레스 카운터는 증분되지 않아, 다음의 버스 사이클과 관련된 정보는 이전의 버스 사이클과 관련된 정보위에 기록됨에 따라 이전 버스 사이클과 관련된 정보를 파괴할 것이다. Tracking bit if it is not set in an appropriate point in the bus cycle, the trace address counter has not been incremented, the information relating to the next bus cycle has to destroy the information associated with the previous bus cycle, according to recorded on the information relating to the previous bus cycle will be.

이러한 추적어드레스 카운터(317)의 증분작용은 상태 C가 공통버스(200)로 부터 나온 정보와 비교된 후에 그리고 상태 D가 공통버스(200)로 부터 나온 정보와 비교된 후에 일어난다. Incremental action of the trace address counter 317 occurs after the state C compared to the information provided from the common bus 200, and after the state D compared to the information provided from the common bus 200. 그러므로 상태 레지스터 C의 상태와의 비교를 끝낼무렵에 추적비트가 2진수 1이면, 추적어드레스 카운터가 증분되고, 이전에 추적램(319)에 기록되어 있는 현재의 버스 사이클로 부터 나온 정보는, 다음의 버스 사이클과 조합된 다음의 정보가 어떤 위치점 - 그 어드레스는 현재의 버스 사이클파 관련된 것보다 큰 위치점-으로 기록됨으로써 보존될 것이다. Therefore, when the status register state and comparing the trace bit in the time to end binary number of the C 1, track address counter is incremented, information provided from the current bus cycle, which is previously recorded track RAM 319 on, the following in combination with the bus cycle, the following information in any location that - the address is larger than the position that will be involved in the current bus cycle wave-will be preserved by being written to.

상태 C의 상태들과의 비교를 완료한 후에 추적 비트를 검사함으로써, 소프트웨어 분석기는 상태 A,B,C가 토글할 수 있어 상태 C가 비교된 후 추적비트가 2진수 1이 아니면 아무것도 추적램(319)으로 기록되지 않게 끔 프로그램할 수 있다. By checking the trace bit after completing comparison with the state C state, software analyzer states A, B, C to I state C are compared trace bit is not a binary 1 trace anything after the toggle RAM ( 319) can not be written off program.

예를들어, 메모리 어드레스(100) 및(500)사이에 일어나는 모든 소프트웨어 명령의 실행을 추적할 것이 요망된다면, 상태 레지스터 A,B,C 는 다음과 같이 프로그램할 수 있는바, 즉 상태 레지스터 A는 처리 호출 버스사이클이면 그리고 메모리 어드레스가 100과 동일하거나 또는 더 크면 인에이블 및 추적비트들을 둘다 턴온 시킬것이고, 상태 레지스터 B는 메모리 어드레스가 500보다 더 크면 인에이블 및 추적 비트를 변화시키지 않을 것이고, 그리고 상태 레지스터 D는 비조건적으로 인에이블 및 추적 비트들을 리세트 시키게 프로그램될 수 있다. For example, the memory address 100, and if desired to trace the execution of all software instruction takes place between 500 and Status Register A, B, C is a bar that can be programmed as follows, that is, the status register A is If the process called bus cycles and memory address will be the same as 100, or both turn-on of greater enable and tracking bit, the status register B will be the memory address is not change the greater the enable and tracking bits greater than 500, and status register D is programmable thereby resetting the non-conditionally into the enable bit and the tracks. 다음에 소프트웨어 명령의 워어드가 위치점(200)으로 부터 호출된다면, 상태 레지스터 A 는 인에이블 및 추적비트들을 턴온시킬 것이고, 상태 레지스터 B는 어드레스가 500 미만이기 때문에 인에이블 또는 추적 비트를 리세트시키지 않을 것이며, 상태 레지스터C는 인에이블 또는 추적 비트에서 아무런 변화를 하지 않고 추적비트가 상태 레지스터C 비교가 끝날무렵에 세트되기 때문에 데이타는 추적 어드레스 카운터(317)가 중분될 것이라는 연유로 추적램(319에 보유될 것이고, 그리고 상태 레지스터D는 인에이블 및 추적비트들이 상태 레지스터A의 상태들과의 비교에 의해 세트되는 경우에만 다음의 버스 사이클이 추적될 수 있도록 인에이블 및 추적비트를 비조건적으로 리세트시킬 것이다. If the next call from the War Admiral the location point 200 of the software command, a status register A is the will to turn on the enable and tracking bit, the status register B to the address is reset to enable or tracking bit because less than 500 will not let a status register C is because the set of the time the enable or without any change in the tracking bit tracking bit, the status register C compare the end of data is RAM track with condensed track address counter 317 will be jungbun ( will be held in the 319, and the status register D is enabled and tracking bits to enable and tracking bit only so that can be traced following the bus cycle if set by comparison with the state of the status register a non-conditional as it will be reset.

상태C,D 의 시험간에 추적비트를 시험함으로써 소프트웨어 실행이 어떤 특정화된 사상의 발생까지 그리고 그를 포함하여 추적될 수 있게끔 소프트웨어 분석기가 프로그램될 수 있다. State C, there is a software executed by examining the tracking bit test between the D to the occurrence of certain specified by the spirit and itgekkeum be tracking software analyzer comprising them can be programmed. 예를 들어, 특정화된 위치점이 파괴되게 하고 있는 것을 발견하기를 원한다면, 소프트웨어 분석기는 제어논리(310)에 의해 모든 버스 사이클들을 추적할 수 있도록 프로그램할 수 있고, 상태 레지스터D는 파괴되고 있었던 특정 위치점으로의 기록의 발생이 있자마자 추적비트를 리세트시킬 수 있도록 프로그램할 수 있다. For example, if you want to find that causes destruction of the specified location points, software analyzer can be programmed to keep track of all the bus cycle by the control logic 310, status register D is a particular location was being destroyed as soon as the occurrence of a record that can be programmed to be able to reset the tracking bit. 그러므로, 어떤 CPU와 관련된 각각의, 공통 버스 사이클이 추적될 수 있을 것이다. Therefore, there will be a respective common bus cycles associated with any CPU can be tracked. 레지스터 A,B,C는 사용되지 않게 되므로 인에이블 및 추적 비트들을 수정하지 않을 것이다. It will not modify the enable bit and the tracks because the register A, B, C is no longer used. 상태 레지스터D는 특정화된 위치점으로의 기록의 발생이 있자마자 인에이블 및 추적비트들을 리세트시킬 것이다. D status register will be reset and enable the tracking bit as soon as the generation of the writing to the specified location points. 이런식으로, 실행될 명령들을 포함한 처리 호출들이 있게 될 뿐만 아니라 그들 명령들과 관련된 오퍼랜드 데이타는 특정화된 위치점의 내용들을 수정하는 동작을 행하는 명령까지 그리고 그를 포함하면서 우측으로 추적할 것이다. In this way, not only it allows to be executed the call processing comprising instructions to operand data associated with them command will track to the right, while containing them, and to perform an operation to modify the contents of the specified location point command.

또한 특정화된 위치점으로 기록될 데이타는, 데이타가 특정화된 위치점으로 저장된 버스 사이클 동안 상태 C가 시험된 후 여전히 추적비트가 세트될 것이기 때문에 추적될 것이다. Also be recorded in a specified location that the data is, after the state C during the test are stored in the bus cycle data is specified location points will still be tracked because the tracking bit set.

상술하였듯이, 공통버스(200)로부터 나온 정보는 CPU로 또는 그로부터의 이송과 관련된 각각의 버스 사이클동안 램(319)으로 기록된다. As mentioned above, the information provided from the common bus 200 is written to the RAM 319 during each bus cycle associated with the CPU or transferred therefrom. 이러한 1개의 버스사이클로부터 나온 정보는 추적램(319)의 1개의 48비트 워어드상에 기록된다. Information derived from this one bus cycle is recorded on a single 48-bit Words adjuster of trace RAM 319. 48비트 워어드상에 기록된 정보는 어드레스 상태라인(323)으로부터 나온 어드레스 들로 구성되는바, 이들 상태는 어드레스가 판독 또는 기록동작, 메모리 또는 입 출력 동작과 관련되어 있느냐, 그리고 그것이 바이트 또는 워어드 어드레스 : 어드레스 버스(388)로부터 나온 어드레스 비트 : 데이터 버스(332)로부터 나온 데이타 비트 : 버스 사이클이 제2의 반쪽 사이클 또는 버스 사이클 유형 라인(330)으로부터 나온 이중 호출 동작이냐를 가리키는 버스 사이클의 유형 : 그리고 CPU퍼엄웨어 인디케이터 라인(328)로부터 버스 사이클이 발생할때 CPU퍼엄웨어 위치점이 액세스하고 있었음을 가리키는 4비트이냐를 가리킨다. 48-bit Words information recorded on the adjuster is a bar, these conditions consisting of addresses out from the address status line 323 whether the address is associated with the read or write operation, the memory or input and output operations, and that bytes or war of points to yinya bus cycle a double calling operation derived from the half-cycle or bus cycle type line 330 of the second bus cycle: adjuster address: the address bus 388 the address bits come from: the data bus data bits derived from 332 type: indicates the CPU and peoeom wear indicator lines 328, four bits indicating that there is access from yinya CPU peoeom wear point position when the bus cycle occurs.

상술하였듯이, CPU와 관련된 각각의 버스 사이클동안, 이러한 48비트의 정보는 상태 C가 끝날 무렵 비교가 발생하기 이전에 추적램(319)으로 기록된다. As described above, during each bus cycle associated with the CPU, the information in these 48 bits are written to the previous track RAM 319 to be compared at the end of the state C occurs. 상태 레지스터 C가 비교된 후, 추적비트가 세트되면, 추적 어드레스 카운터(317)는 1카운트 증가됨에 따라, 다음의 버스 사이클과 관련된 48비트의 정보가 다음의 위치점으로 기록되어 현재(이전의) 버스 사이클과 관련된 48비트정도의 정보를 겹쳐서 파괴시키지 않게 할 것이다. When the status register C is compared, track bit is set, then, the track address counter 317 in accordance with the first count is increased, the 48-bit information relating to the next bus cycle is written to the next location that the current (old) will do not destroy the overlapping 48-bit level information associated with the bus cycle.

양호한 실시예의 데이타 처리 시스템에 있어서 공통버스(200)상에서 일어나는 몇몇 이송이 있고 이들인 단순히 공통 버스상의 제어라인을 감시하는 소프트웨어 분석기에 의해 명백히 해석될 수 없기 때문에 소프트웨어 분석기는 데이타 처리 시스템의 CPU에 직접 결선을 가지고있다 이러한 결선은 소프트웨어 분석기로 하여금 퍼엄웨어 어드레스 버스에 액세스할 수 있게 해주는 CPU내의 테스트 코넥터에 이루어져 있다. Since there are several transfer occurring on the common bus 200. In the preferred embodiment of data processing system it can be clearly interpreted by those of simple software analyzer for monitoring the control lines on the common bus software analyzer directly to the data processing system CPU this connection has a connection is made to the test connector of the CPU that allows a software analyzer can access peoeom warehouse address bus. CPU 퍼엄웨어 어드레스 라인(321)은 이러한 테스트 코넥터에 연결되어 있어 CPU퍼엄웨어 어드레스 디코더(320)에 CPU퍼엄웨어 어드레스가 이용 가능되게 한다. CPU peoeom wear address lines 321 should be possible be connected to such a test connector of a CPU address in the CPU peoeom peoeom wear wear address decoder 320 used. CPU 퍼엄웨어 어드레스 디코더(320)는 역시 추적램(319)의 48비트 워어드에 저장된 공통버스로부터 직접 나온 기타정보와 함께 사용된 CPU 퍼엄웨어 인디케이터 라인(328)상의 4비트를 그 출력에 제공 할 수 있도록 미리 코우드화 되어 있는 룩업 테이블을 내포하고 있어, 이러한 모호한 버스 사이클들을 분해한다. CPU peoeom wear address decoder 320 is also to provide a 4-bit on the track RAM 319, the CPU peoeom wear indicator line 328, used in conjunction with other information, the 48-bit Words came directly from the common bus stored in the adjuster of the on its output so that it can advance and involve a lookup table that Code screen, parts of these obscure bus cycle. 이에 따라 소프트웨어 분석기는 CPU에서의 소프트웨어의 실행을 명백하게 분석하게 된다. Accordingly, the analyzer software will analyze the apparent execution of software in the CPU. 이러한 모호한 상태들 중의 하나의 예는 CPU가 주 메모리 운동 명령을 실행할때 일어난다. One example of such ambiguous state takes place when the CPU executes the main memory movement command. CPU 퍼엄웨어는 메모리로부터 나온 소프트웨어의 호출처리 워어드와 단지 정상적으로 관련된 논리를 이용하고, 호출 오퍼랜드를 위해 정상적으로 사용된 논리를 사용하지 않는다. CPU peoeom warehouse is used only logical normally associated with call processing software from War Admiral out of memory, and does not use a logical normally used for the call operand. 그러므로, 소프트웨어 분석기가 공통 버스를 감시하는 것으로부터 이용 가능한 정보에 단지 의존하면, 소프트웨어 분석기는 실제적으로 일어나고 있는 주 메모리 이동 명령 대신에 처리가 메모리로부터 판독되고 있었음을 확인할 것이다. Therefore, if only rely on information available from those in which the software analyzer monitors the common bus, the analyzer software will be processed in place of actual movement taking place to main memory command to check that there is read out from the memory. 이러한 모호한 상태들이 공통 버스상에서 일어나지 않았다면, 양호한 실시예에서 소프트웨어 분석기는 소프트웨어를 실행하는 데이타 처리 시스템의 CPU에 대하여 직접 결선을 요구하지 않을 것이다. It did not occur on such ambiguous condition to a common bus, in a preferred embodiment the analyzer software will not require a direct connection with respect to the data processing system to run the software CPU.

추적 램(319)에 저장된 버스 사이클 정보의 분석은 프롬(308) 및 램(309)에 저장된 분석기 프로그램의 제어하에서 동작하는 마이크로프로세서(306)의 제어하에 이루어진다. Analysis of the bus cycle information stored in the track RAM 319 is performed under the control of a microprocessor 306 that operates under the control of a program stored in the analyzer prompts 308 and the RAM 309. The 마이크로프로세서(306) 입 출력제어기(307), 프롬(308), 램(309)은 각기 다양한 소자들간의 어드레스 및 데이타 정보교환을 제공하는 마이크로프로세서 어드레스 버스(334) 및 마이크로프로세서 데이타 버스(335)에 연결되어 있다. Microprocessor 306, input and output controller 307, the prompt 308, the RAM 309 is the microprocessor address bus 334 and the microprocessor data bus 335 to each provide address and data information exchange between the various elements a is connected. 또한 추적 어드레스 카운터(317)는 마이크로프로세서 어드레스 버스(334)에 연결되어 있다. Also tracks the address counter 317 is connected to the microprocessor address bus 334. 또한 제어기(310), 스테이터스 레지스터(311), 상태 레지스터(condition register)(315) 및 멀티플렉서(318)도 마이크로프로세서 데이타 버스(335)에 연결된다. It is also connected to a controller 310, a status register 311, a status register (register condition) (315) and a multiplexer (318) is also a microprocessor data bus 335. 제어기(310)는 소프트웨어 분석기의 초기화를 제어한다. The controller 310 controls the initialization of the analyzer software. 스테이터스 레지스터(311)는 소프트웨어 분석기의 스테이터스를 홀드시키고, 추적이 인에이블 되어 있는지, 추적이 트리거되어 있는지, 추적메모리(램)이 차있는지, CPU가 공통버스를 사용하고 있는지 등을 가리킨다. Sure that the status register 311 and holds the status of the software analyzer, tracing is enabled, the tracking is triggered, if the trace memory (RAM), tea, and the like indicates that the CPU is using the common bus. 멀티플렉서(318)는 추적 램(319)에 저장된 48비트 워어드의 버스 사이클 정보가 마이크로프로세서 데이타 버스(335)로 다중화되어 마이크로프로세서(306)가 분석하게끔하는 8대 1멀티플렉서이다. The multiplexer 318 is an 8-to-1 multiplexer for the analysis hagekkeum 48-bit Words are bus cycle information for the adjuster is multiplexed to the microprocessor data bus 335. Microprocessor 306 is stored in the track RAM 319. 또한 멀티플렉서(318)에의 입력으로서 추적 어드레스 카운터(317)가 연결되어 있다. In addition, there are trace address counter 317 is connected as an input to the multiplexer 318. 마이크로프로세서(306)는 이것이 추적램(319)에 저장된 정보를 분석할 수 있고, 다양한 버스 사이클들이 공통버스(200) 상에서 발생하는 CPU에서 실행되고 있었던 소프트웨어의 역 어셈블리를 생성할 수 있게끔 프로그램되어 있다. Microprocessor 306 is programmed itgekkeum to this it is possible to analyze the information stored in the track RAM 319, generates a variety of bus cycles that disassembly of the software were running on the CPU that occurs on the common bus 200, .

[공통버스 이용 검출논리] [Common Bus detection logic;

이제 제1도에 도시한 CPU버스 사용 검출논리(301)를 세부적으로 제2도를 참조하여 설명한다 위에서 언급하였듯이, 버스 사용 검출논리(301)는 정보를 공통 버스상의 다른 장치에 이송할 목적으로 공통버스의 마스터가 되는 그런 경우들을 검출하는데 사용된다. As will now be described with reference to FIG. 2 in detail, the CPU bus using detection logic 301 shown in FIG. 1 mentioned above, a bus using the detection logic 301 for the purpose of transferring the information to other devices on a common bus is used to detect that when the master of the common bus. 앞서 보았듯이, 양호한 실시예의 데이타 처리 시스템에 있어서, 제2의 반쪽 버스 사이클 동안에 응답중인 유니트가 요구중인 유니트에 응답하기를 요구하는 공통 버스위의 모든 이송들은, 1개 또는 그 이상의 제2의 반쪽 버스 사이클 동안 응답을 제공하여야 할 요구의 지정인 채널 번호와 함께 제1의 반쪽 버스 사이클 동안 그 원의 채널번호로서 요구중인 유니트가 그 채널번호를 제공하게 하는 식으로 행해진다. As noted earlier, in the preferred embodiment of data processing system, all the transfer of the above common bus requesting to second half bus cycle response units to respond to a unit that is required being during the can, one or more of the second half of the during the first half of one bus cycle with the channel number specified in the request is to be provided for a response for a bus cycle, the unit that is required as a channel number of the source is performed in such a manner as to provide the channel number. 이에 대한 예의는 메모리 판독 요구동안 요구중인 유니트의 채널번호가 그 원의 채널번호로서 제공되지만 그 지정의 채널번호를 특정하는 대신 메모리 어드레스가 지정된다는 것이다. This for example is that the channel number of the units that are required during a memory read request provided as a channel number of that circle, but, instead of specifying a channel number of the specified memory address is specified. 그러므로, 공통버스 위의 모든 이송들이 제1의 반쪽 버스 사이클동안 요구 사이클로 되고 1개 또는 그 이상의 응답사이클 들이 1개 또는 그 이상의 제2의 반쪽버스 사이클로 되는 경우에는 소프트웨어 분석기는 단순히 그 원 및 지정채널 번호를 모니터하여 CPU가 공통버스 위의 이송에 요구중이냐 또는 응답중이었느냐를 결정한다. Therefore, the common bus, all the feed they are cycle required for half of the bus cycle of the first one, or if more response cycle to be cycloalkyl half bus of the one or more second, the software analyzer of the above is simply the circle and designated channel by monitoring the number of the CPU to determine the Was yinya of the request or response to a transfer over the common bus. 이에따라 소프트웨어 분석기는 CPU와 관련된 모든 버스 사이클들을 쉽게 모니터할 것이다. Yiettara analyzer software is easy to monitor all bus cycles associated with the CPU.

그러나 양호한 실시예의 데이타 처리 시스템에 있어서, 단일의 제1의 반쪽 버스 사이클만을 요구하고 슬레이브(지정) 유니트의 채널 번호만 특정되며 마스터 (원) 유니트의 명세를 제공하지 않는 몇몇 버스 이동들이 있다. However, according to a preferred embodiment of a data processing system, it needs only half of the single bus cycle and the first slave (specified) channel number of unit specific and there are several bus movement does not provide the specification of the master (source) unit. 이런 유형의 버스 이동의 예는 CPU가 입 출력 명령을 주변 장치로 실행할 때이다 입 출력 명령이동 동안, CPU 는 그 공통버스상에 단지 지정 유니트의 채널번호, 그 유니트에 의해 실행될 기능 코우드 그리고 16비트의 데이타난을 설정한다. Examples of this type of bus transfer is for when a movement input and output commands the CPU to execute the input and output command to the peripheral device, CPU is the channel number of the just specified units on the common bus, function Code and 16 is executed by the unit, I set the data bits. 이 CPU는 공통 버스상에 원 채널번호로서 그 채널번호를 설정하지 않는다. The CPU does not set the channel number as the source channel number is on the common bus. 그러므로. therefore. CPU와 관련된 채널번호의 검출에 의해 공통버스 이송들을 모니터하게 설계된 소프트웨어 분석기는 이러한 버스 사이클을 검출하지 않을 것이고 이에 따라 이런 형태의 CPU 소프트웨어 명령의 실행을 추적할 수 없을 것이다. Analyzer software designed to monitor the common bus carried by the detection of the channel number associated with the CPU will not detect this bus cycle will not be able to keep track of this type of software running in the CPU command accordingly. 따라서, CPU 버스 사용 검출논리(301)는 CPU가 그 공통 버스상에 그 채널번호를 설정하는 것을 포함하여 CPU에 의해 초기화된 이런 유형의 버스 이송을 검출하게 설계되어 있다. Therefore, CPU bus using detection logic 301 may detect CPU is designed for this type of bus transfer is initialized by the CPU, including to set the channel number on the common bus.

기본적으로, CPU 버스사용 검출논리(301)는 소프트웨어 분석기의 우선순위 보다는 버스상의 저우선순위 유니트에 의해 초기화된 버스 사이클 각각의 검출하게 설계되어 있다. Basically, using the CPU bus detection logic 301 is designed to detect each of the bus cycles initiated by Zhou priority unit on the bus, rather than the priority of the analyzer software. 양호한 실시예에서 데이터 처리 시스템의 CPU는 공통버스상의 최저 우선순위 디바이스이다는 사실 때문에, CPU 다음으로 공통버스 상에 소프트웨어 분석기를 위치시킴으로 해서 CPU 버스 사용 검출논리(301)로 하여금 저우선순위 유니트(즉, CPU)가 버스의 제어를 허용 받았을때 버스 사이클이 버스 마스터로서의 CPU와 관련되어 있음을 소프트웨어 분석기가 알수 있다는 것을 추론할 수 있도록 해준다. Of a data processing system in a preferred embodiment, CPU is the lowest priority device on a common bus is true because, CPU Next to sikimeuro location software analyzer on a common bus allows the CPU bus using detection logic 301. Zhou priority unit (i.e. , CPU) that makes it possible to infer that there is a software that allows the analyzer bus cycle when it receives control of the bus is associated with the CPU as a bus master know. 공통버스(200)상의 기타 어느 디바이스와의 이송을 초기화 할수 있도록 CPU가 버스 버스터가 되어야 하기 때문에, CPU 버스 사용 검출논리(301)는 CPU에 의해 초기화된 모든 버스 사이클들을 검출하게 사용되고, 공통버스(200)를 모니터하는 일은 어느 것도 CPU 채널번호가 유니트의 채널번호로서 제공되어 있느냐를 검출하게 행해질 필요가 없어서 소프트웨어 분석기(207)를 단순화 한다. Because they must be the other can initiate a transfer of the certain device, the CPU bus burst so that on the common bus (200), CPU bus using detection logic 301 is used to detect all of the bus cycles initiated by the CPU, a common bus ( days to monitor 200), there is no need to be made which also detects whether the CPU channel number is provided as a channel number of the unit simplifies the software analyzer (207). 앞서 언급하였듯이, CPU 채널번호 검출논리 (322)는 CPU가 공통버스(200)상의 CPU 채널번호의 검출에 의한 지정 유니트인 그런 경우들을 검출하는데 사용된다. As mentioned previously, CPU channel number detection logic 322 is used to detect that the CPU is in the designation unit by the detection of the CPU channel number on a common bus 200.

CPU 버스 사용 검출논리(301)는 CPU가 버스 마스터가 되어 공통버스에 접속된 다른 유니트로 이송을 행하기 위해 공통버스를 사용할때를 검출하게 사용된다. Detection logic 301 using the CPU bus is used to detect when the CPU is to use the common bus to perform the transfer to the other units connected to the common bus is the bus master. 제2도에 도시한 CPU 버스 사용 검출논리(301)는 근본적으로 제10도에 도시한 CPU의 우선순위 회로망 논리를 단순하게 제작시킨 것이다. The second CPU bus is also a use detection logic 301 shown in which is fundamentally designed to be simple, the priority network logic of a CPU shown in FIG claim 10. 제2도에 도시한 바와 같이 CPU 버스 사용 검출논리의 단순화는 제2도의 논리가 소프트웨어 분석가로 하여금 공통버스의 사용을 요구하여 버스 마스터가 되도록 하는데 필요로 하는 소자들을 내포하지 않기 때문에 가능하다. A second simplified block diagram of the CPU bus using detection logic as shown in is possible because the second-degree logic software allows the analyst does not imply that the elements required to ensure that a bus master, requires the use of a common bus. 그대신 제2도의 논리는 단순히 소프트웨어 분석기로 하여금 진행중인 비동기 버스 사이클이 소프트웨어 분석기가 접속된 공통 버스상의 슬로트의 위치보다 고우선순위 버스상의 다른 유니트에 의해 초기화 되었느냐를 결정하게 한다. Instead, the second-degree logic simply allows a software analyzer determines the initialization doeeotneunya by another unit on the bus priority than the go-slow-twitch on the asynchronous bus cycle in progress the software analyzer is connected to the common bus. 소프트웨어 분석기는 공통 버스상의 CPU 바로 위에 연결되어 있기 때문에, 제2도의 논리는 소프트웨어 분석기로 하여금, 비동기 버스사이클이 진행중에 있고, 공통 버스상에 고우선순위 디바이스가 아무것도 공통버스를 허용 받지 못하고 있다면 공통 버스는 소프트웨어 분석기 보다 저우선순위 유니트로 허용되게 됨으로 그 버스 사이클은 CPU가 버스 마스터인 버스 사이클이어야 한다는 사실을 추론하게 해준다. If software analyzer because it is connected to CPU just above on the common bus, the second-degree logic allows the software analyzer, is in progress asynchronous bus cycle, a go-priority devices on a common bus without receiving allow common bus nothing common bus It will be allowed to doemeuro Zhou priority unit than the software analyzers that bus cycle allows the inference that the CPU be a bus cycle bus master.

제 2도의 공통 버스 이용 검출논리는 기본적으로 버스 제어회로망 라인들 및 공통버스의 9개의 우선순위 회로망 라인들을 모니터하여 저우선순위 디바이스가 버스 마스터가 되고 이러한 저우선순위 디바이스에 의해 공통버스상에 놓인 정보가 안정하게 될때 CPU 버스 마스터 플립풀롭(402)을 세트 시킨다. Second degree common bus detection logic is basically a bus control network lines and the common bus to monitor nine priority network lines is Zhou priority devices to be a bus master information placed on the common bus by such Zhou priority devices when stably thereby set the CPU bus master flip pulrop 402. CPU 버스 마스터 플립풀롭(402)은 공통 버스상의 슬레이브(응답하는)디바이스가 ACK(확인), NAK(미확인), 또는 WAIT응답에 따라 응답할때 리세트 된다. CPU bus master flip pulrop 402 is reset when the slave device (response) on a common bus to respond according to ACK (confirmation), NAK (unidentified), or WAIT response. 제2도의 소자들은 대략적으로 다음과 같이 제10도에서 유사하게 기능하는 소자들과 대응한다. Second degree elements are approximately corresponding to the elements which function similarly to the tenth degree, as follows: NAND 게이트(401)는 NAND 게이트(19)에 해당하고, CPU 버스 마스터 플립풀롭(402)은 허용 플립풀롭(22)에 해당하며, NOR 게이트(403)는 NOR 게이트(21)에 해당하고, 지연선(404)은 지연선(25)에 해당한다. NAND gate 401 corresponds to the NAND gate (19), CPU bus master flip pulrop 402 is permitted corresponds to the flip pulrop (22), the NOR gate 403 corresponds to the NOR gate 21, delayed line 404 corresponds to a delay line (25). 저 우선순위 디바이스가 정보를 공통 버스상에 놓고 안정화될때 까지--이때에 CPU 버스 마스터 플립플롭(402)은 클럭킹됨--신호 CPDCNS-(이 신호는 저 우선순위 디바이스에 공통버스의 사용이 허용되었음을 가리킴)를 흘드시키게 사용된 플립풀롭(405)에 해당하는 소자가 제10도에는 없다. Low priority until a ranking position the stabilization device, information on a common bus - The bus master on the CPU flip-flop 402 is clocked search-signal CPDCNS- (This signal allows the use of the common bus to the low priority devices that the pointing) is an element that corresponds to the flip pulrop 405 used thereby heuldeu not available in the 10 degrees.

제2도에 도시한 버스 이용 검출 논리에의 입력신호들 즉, 신호 BSREQT+ 내지 BSDCNN+ 는 모두 공통 버스상에 나타나는 그 해당신호를 반전시킴으로써 유도된다. The second input signal of the bus in use detecting logic shown in Fig. That is, the signal BSREQT to BSDCNN + + are all derived by inverting the corresponding signals appearing on the common bus. (예를들어, 신호 BSREQT+는 공통버스(200)으로 부터 온 신호 BSREQT-를 반전시킴으로써 유도된다). (E. G., Signal BSREQT + is derived by reversing the ON signal BSREQT- from the common bus 200). 그러므로, 제2도에의 입력신호들은 이들이 공통버스(200)로부터 직결되는 것으로 설명할 것이지만, 실제적으로 이들은 공통 버스상에 전송된 신호를 수신하여 반전시킨 수신기들의 출력이다. Therefore, the input signals in Figure 2, but are to be described as they are directly connected from the common bus 200, is practically that which the outputs of the inverting receiver receives a signal transmitted on a common bus. NAND게이트(401)에의 입력들은 제어신호 BSREQT+, BSDCNN+ 그리고 9개의 우선순위 회로망 신호 BSAUOK+ 내지 BSIUOK+ 이다. Input to the NAND gate 401 are the control signal BSREQT +, BSDCNN + and nine priority network signals BSAUOK + to BSIUOK +.

제9도, 제10도에 관하여 앞서 설명하였듯이, 공통 버스상의 디바이스가 버스 마스터가 되기를 원하여 더브 사이클을 사용할때, 이것은 버스요구 신호 BSREQT+를 2진수 1로 만들어 공통 버스상의 적어도 1개의 디바이스가 버스 사이클을 요구하고 있음을 가리키면서 버스 요구를 한다. FIG. 9, as previously described with respect to claim 10 is also common when the devices on the bus use the dub cycle wanted to be the bus master, this bus request signal BSREQT + create a binary one common bus on at least one device, the bus pointing that the demand for bus cycles required. 우선순위가 결정되고 버스가 허용 되었을 때, 버스 사이클 현재 신호 BSDCNN+ 는 타이브레이킹 기능이 완료되고 1개의 특정 디바이스가 공통 버스 의 현재 마스터임을 가리키는 2진수 1이 된다(제9도 참조). First, when being ranked the bus is accepted, the bus cycle is the current signal BSDCNN + has tie-breaking function is complete and the current binary value indicating that the master of the common bus one particular device 1 (see Fig claim 9).

버스 사이클 현재 신호 BSDCNN+ 가 2진수 1이 될때에, 마스터 디바이스는 공통상에 이송될 정보를 제공한다. When a bus cycle to the current signal BSDCNN + a binary 1, the master device provides the information to be transferred to the common. 공통 버스상의 각각의 디바이스는 신호 BSDCNN+ 로부터 내부적인 스트로브를 전개시킨다. Each of the devices on a common bus is thus developed an internal strobe from the signal BSDCNN +. 이스트로브는 BSDCNN+가 각각의 유니트에서 2진수 1이 되어 버스상에서 안정화 되도록 정보를 허용할때로부터 대략 60나노초 지연된다. East Grove is approximately 60 nanoseconds is delayed from time to allow information to be stabilized on the bus BSDCNN + is a binary 1 on each unit. 이 지연이 완료되었을때, 버스 스키우(skew)가 계산될 것이고, 공통 버스상의 각각의 슬레이브 디바이스는 그어드레스(메모리 어드레스 또는 채널번호)를 확인할 수 있을 것이다. When the delay is complete, it will be a bus right ski (skew) calculation, each of the slave devices on a common bus will be able to determine its address (memory address or channel number). 제2도에서, CPU 버스 마스터 플립플롭(402)을 클럭킹 하기 위해 사용되는 이러한 내적인 스트로브는 60나노초 지연선(404)의 출력인 신호 BSDCND+ 이다. In the second road, the CPU bus master flip-flop such internal strobe is used for clocking the 402 output signal BSDCND + 60 nanosecond delay line 404. 따라서, CPU 버스 마스터 플립풀롭(402)의 클럭(C) 입력에 연결된 이러한 내적인 스트로브신호 BSDCND+는 마스터 디바이스에 의해 버스상에 놓인 정보가 유효하게 될때 플립플롭을 클럭킹하게 사용된다. Therefore, CPU bus master flip clock (C) The internal strobe signal BSDCND + is connected to the input of pulrop 402 is used for clocking the flip-flop when the information placed on the bus by the master device is valid. 이에 따라 CPU 버스 마스터 플립플롭(402)의 출력인 Q출력에서의 신호 CPDCNN+ 및 Q바아 출력에서의신호 CPDCNN-는 직접 사용되게 하거나 또는 그로부터 유도된 신호들이 CPU가 마스터 슬레이브일때 공통 버스상에 놓인 정보를 취하도록 사용되게 한다. Accordingly, the signal CPDCNN + and information presented Q bar using output eseoui signal CPDCNN- is directly, or to or from the derived signals by the CPU placed on the master-slave when the common bus in the CPU bus master, flip-flop 402 outputs the Q output of It should be used to take. 예를들어, 제1도에서 라인(339)상의 CPU 버스 사용 검출 논리(301)의 출력은 어드레스 레지스터(302), 데이타 레지스터(303), 그리고 자동 어드레스 개발 논리(304)를 클럭킹 시키는데 사용됨을 알 수 있다. For example, the output of the first even line (339) CPU bus using detection logic 301 on the address register 302, data register 303, and the automatic address development logic 304 sikineunde clocking know the used can.

이제 제2도를 참조하면, NAND게이트(401)에의 기타 입력신호들을 9개의 우선순위 신호 BSAUOK+ 내지 BSIUOK+ 이다. Referring now to FIG. 2, it is the other input signal to the NAND gate 401, nine priority signal BSAUOK + to BSIUOK +. 신호 BSAUOK+ 내지 BSIUOK+는 공통 버스상의(고 우선순위) 이전의 디바이스들이 아무도 버스 요구를 하지 않으면 모두 2진수 1이 될 것이다. Signals BSAUOK + to BSIUOK + will be a binary 1 are all previous devices on a common bus (high priority) None unless a bus request. 그러므로, 신호 BSDCNN+가 2진수 1일때(제9도 참조), NAND게이트(401)의 출력인 신호 CPDCNS-는 2진수 제로가 될 것이고 공통버스상의 고우선 순위 디바이스가 아무도 버스 요구를 행하지 않았다면 CPU DCN플립플롭(405)을 세트시킬 것이다. Therefore, the signal BSDCNN + a binary 1 when (FIG. 9 see), the output signal CPDCNS- of the NAND gate 401 will be a binary zero if subjected to a common bus on the high priority device no bus request CPU DCN It will set the flip-flop 405. CPU DCN플립플롭(405)이 세트되었을때, 그 출력인 신호 CPDCND+는 그 Q출력에서 2진수 1이 되고, 현재 진행중인 버스 데이타 사이클이 소프트웨어 분석기보다 저우선순위 버스상의 디바이스에 의해 요구됨을 가리킨다(현재 CPU가 현재버스 마스터임) 신호 CPDCDN+는 CPU 버스 데이타 마스터 플립플롭(402)에의 데이타(D) 입력에 접속된다. CPU DCN As the flip-flop 405 is set, its output signal CPDCND + becomes a binary 1 at its Q output, indicating the required by the device on-going bus data cycle Zhou priority bus than software analyzer (current CPU the current bus master Im) signal CPDCDN + is connected to the data (D) input to the CPU data bus master flip-flop (402). 공통버스 데이타 사이클 현재 신호 BSDCNN+가 2진수 1이 된 후 60나노초후에, 60나노초 지연선(404)의 출력인 신호 BSOCNO+는 2진수 1이 되고 CPU 버스 마스터 플립플롭(402)을 클럭킹 시킨다. 60 nanoseconds after the common bus data cycle after the first current signal BSDCNN + is a binary number, the output of the 60 nanosecond delay line 404, signal BSOCNO + will become a binary 1 thereby clocking the CPU bus master, flip-flop 402. CPU 버스 마스터 플립플롭(402)에의 데이타 입력에서의 신호 CPDCND+ 가 B진수 1이 되어 공통 버스상의 고 우선순위 디바이스가 아무도 버스를 허용하지 않으므로 CPU가 현재의 버스 마스터가 되어야 함을 가리키면, CPU 버스 마스터(402)는 Q출력인 신호 CPDCNN+ 를 2진수 1로 만들면서 그리고 그 Q바아 출력인 신호 CFDCNN-를 2진수 제로로 만들면서 클럭킹될때 세트될 것이다. CPU bus master, point to the flip-flop 402 and on the signal CPDCND + is a B binary first common bus at the data input to the priority device by the CPU none do not allow the bus should be the master of the current bus, the CPU bus master 402 will be set when clocked by creating, making the Q output signal CPDCNN + a binary 1 and the signal CFDCNN- the Q bar output to a binary zero.

CPU 버스 마스터 플립플롭(402)은 공통 버스상의 응답중(슬레이브)인 유니트가 확인(신호 BSACHR+ 는 2진수 1이 된다), 미화인(신호 BSNAKR+는 2진수 1이 된다), 또는 웨이트(신호 BSWAIT+ 는 2진수 1된다)에 따라 버스 사이클에 응답할때까지 세트상태로 남는다. CPU bus master, flip-flop 402 is a unit, a confirmation (slave) of the response on the common bus (signal BSACHR + is a binary 1), US of (signal BSNAKR + is a binary 1), or a weight (signal BSWAIT + remains in the set state until the response to the bus cycle in accordance with the binary value is 1). 이들 3개의 응답들중 어느 것이 발생했을 때 NOR게이트(403)의 출력인 신호 MYDCNR-는 2진수 제로가 되고 CPU DNC 플립플롭(405) 및 CPU 버스 마스터 플립플롭(402)을 리세트시킬 것이다. MYDCNR- output signal of the NOR gate 403, which is generated when one of the three responses is a divalent binary zero and will reset the flip-flop DNC CPU 405 and the CPU bus master, flip-flop 402. 일어날 수 있는 기타 상태는 초기화시 NOR 게이트(403)에서의 신호 BSMCLR+ 가 2진수 1이 되게하여 플립플롭(405)(402)을 레스트시키게 되는 버스 마스터 클리어이다. Other conditions that can occur is a bus master clear which thereby Rest flip-flops 405, 402 and the BSMCLR + signal in the initialization when the NOR gate 403 to be a binary 1.

상술하였듯이, 60나노초 지연선(404)의 목적은 버스 마스터에 의해 공통 버스상에 나타난 정보가 공통버스로 부터의 정보의 스트로브 이전에 확실히 안정되게 하는 것이다. As described above, it is an object of the 60 nanosecond delay line 404 is to be quite stable to strobe information from the previous information presented on the common bus by the bus master common bus. 이와 동일한 사상은 CPU 버스 사용 검출논리(301)에서도 발견할 수 있는바, 이 이유는 CPU 버스 마스터 플립플롭(4(12)이 이렇게 지연된 신호에의해 클러킹되어, 공통 버스로부터 나온 정보의 소프트웨어 분석기내에서 행해지는 신호 CPDCNN + 및 CPDCNN-로부터 유도된 기타 모든 클럭킹을 공통 버스상의 정보가 유효할때 행해지기 때문이다. In the same spirit is bar that can be found in the CPU bus using detection logic 301, the reason for this CPU bus master flip-flop (4, 12 is thus is clocked by the delayed signal, the software analyzer of information from the common bus is that when the information is performed based on the spectral CPDCNN + and the other clocking all the common bus derived from CPDCNN- effective conducted in.

CPU 플립플롭(405)의 목적은 데이타 사이클현재(DSDCNN+) 신호가 2진수 1이 될때 나타나는 NAND게이트(401)의 출력이 60나노초 지연이 만료될때까지 보유되고 CPU 버스 마스터 플립플롭(402)이 클럭킹 되기 전에는 사라지지 않게 보중하는 것이다. The purpose of the CPU flip-flop 405 is the data cycle now (DSDCNN +) signal is a binary 1, the NAND output of the gate 401 is held until the 60 nanosecond delay has expired, the CPU bus master flip-flop (402) that appears when the clocking before it would not disappear Bu. 앞서 언급하였듯이, 디바이스를 번지 지정하는 버스 마스터가 시스템내에 존재하지 않을때(즉, 무효의 메모리 어드레스 또는 무효의 채널번호)의 CPU(또는 기타 어느 디바이스)의 경우를 다루기 위해서, CPU 내에 타임아웃 논리가 있어 미확인 신호(NAK)를 발생시킴에 따라 플립풀롭(405(402)을 클리어 시킬 2진수 1상태의 신호 BSNAKR+를 발생시킬 것이다. As mentioned previously, in order to handle the case of a CPU (or other any device) when the bus master, to specify the device address does not exist in the system (that is, memory address or channel number of the void of the void), the timeout logic in the CPU it will generate the signal BSNAKR + 1 of the state flip pulrop (binary number to clear 405 402 along the Sikkim generate an unidentified signal (NAK).

위의 설명에서 알 수 있듯이, CPU 버스 사용 검출 논리(301)는 CPU가 버스 마스터가 될때를 결정하게 사용될 수 있는바, 그 이유는 CPU가 그 자체보다 저우선순위 디바이스에 의해서 공통버스(200)가 활용되고 있다는 것을 결정하기 때문이다. As it can be seen from the above description, CPU bus using detection logic 301 bar, because the common bus (200), the CPU by Zhou priority device than itself can be used as the CPU determines when the bus master is because the decisions that are utilized. 소프트웨어 분석기보다 저우선순위 공통버스에 연결된 유인한 디바이스는 CPU 이기 때문에, 버스 마스터가 되어야 한다. Since yuinhan devices connected to the common bus Zhou priority than the software analyzer CPU, to be the bus master. 이에 따라 현재의 버스 마스터에 의해 공통버스에 놓인 소오스 지정 채널번호 정보를 검사하지 않고서 CPU가 버스 마스터가 되는 모든 경우들을 소프트웨어 분석기가 검출할수 있게 된다. Accordingly, it is possible can without checking the specified source channel number information is placed on the common bus by the current bus master, the CPU detects the software analyzer all cases where the bus master. 앞서 CPU가 소오스 디바이스 채널번호로써 공통 버스상에 그 채널 번호를 설정하지 않는 경우들이 있음을 설명하였다. Previously been described are that the CPU does not set the channel number on the common bus as a source device channel number.

앞의 설명으로부터 공통버스를 따른 위치에 의해 결정된 버스를 액세스하는데 있어서 어떻게 공통버스 이용 검출논리(311)가 우선순위를 지닌 공통버스를 이용하는 시스템에 이용될 수 있는가를 알 수 있다. It can be seen whether or how common bus detection logic 311 according to access the bus as determined by the position along the common bus from the foregoing description may be used in a system using a common bus with a priority. 위의 설명은 공통 버스 상에서 최저 우선순위인 디바이스(양호한 실시예에서는, 데이타 처리 시스템의 CPU) 다음에 배치된 위치에 공통버스 이용 검출을 이용하는 면에서 이루어 졌다. The above description has been made in terms of using the common bus to detect the position and place it on the lowest priority of the device (in the preferred embodiment, the data processing system CPU) on a common bus. 신호 CPOCNN+ 가 2진수 1일때 최고 우선순위인 디바이스에 공통버스가 허용되지 않았음을 가리키고, 실호 CPDCNN+가 2진수 제로일때 공통버스상의 최고 우선순위인 디바이스에 공통버스가 허용되었음을 가리키게끔, 공통버스를 따라 저우선순위 다음의 슬로트위치에다 공통 버스 이용 논리를 위치함으로써 그리고 CPU 버스 마스터 플립플롭(402)의 의미를 반전 시킴으로써, 공통 버스상의 최고 우선순위인 디바이스가 버스에의 액세스가 허용될때를 결정하도록 상술한 바와 동일한 원리를 사용할 수가 있다. Signal CPOCNN + a binary 1 when point that the highest priority have the common bus is not allowed to rank the devices, silho CPDCNN + is off point that the common bus allows for the highest priority device on a binary zero when the common bus, the common bus depending Zhou priority by, by positioning the common bus logic eda then slotted position and reverse the sense of the CPU bus master, flip-flop 402, the highest priority of the devices on a common bus so as to determine the acceptable when access to the bus it is possible to use the same principles described above.

공통 버스 이용 검출논리(402)는 우선순위가 중간인 디바이스를 2세트의 공통 버스 이용검출논리--우선순위가 중간인 디바이스의 각 인접면상에 하나씩--로묶음으로써 공통 버스상의 우선순위가 중간인 디바이스에 공통 버스가 허용될때를 결정하기 위해 사용될 수 있다. Common Bus detection logic 402 may prioritize the use of the common bus detection logic of the second set to the intermediate device, a priority one at each side adjacent the middle of the device - the priority on the common bus in the middle by tying on the device is the common bus can be used to determine when the acceptable. 예를들어, 공통버스가 디바이스들을 접촉시키기 위해 10개의 슬로트를 갖는다면, 관련이 있는 디바이스는 슬로트 5의 공통 버스에 접속시킨다. For example, if the common bus has a 10 slotted so as to contact the device, the device that are relevant are thereby connected to the common bus 5 of the slotted. 우선순위가 다음으로 최고인 슬로트인 슬로트 6에다 처음 일단의 공통 버스 이용 검출 논리를 접속시키고 슬로트 4에다 또 다른 일단의 공통 버스 이용 검출논리를 접속시키며, 슬로트 6의 논리로부터 신호 CPDCNN+를 취해 그것을 슬로트 4의 논리로부터 나온 신호 CPDCNN-와 논리공급시킴으로써 이 AND 게이트의 출력은 슬로트 5의 디바이스가 버스 마스터가 될때 2진수 1이될 것이다 슬로트 6의 논리로부터 나온 신호 CPDCNN+는 저우선순위 공통 버스상의 디바이스가 버스마스터가 될때 2진수 1이 될 것이고 슬로트 64 논리로부터 나온 신호 CPDCNN+는 저 우선순위 디바이스가 아무도 버스 마스터가되지 않을때 2진수 1이 될 것임으로, 이들 2신호들을 논리곱 시킨 것의 출력은 2개의 검출논리들간의 슬로트의 디바이스가 버스 마스터가 될때 2진수 1이 될 것이다. Sikimyeo priority next highest slow open slotted six first connecting one common bus detection logic of the eda and connected to another one common bus detection logic of the eda slotted 4, takes a signal CPDCNN + from the logic of the slotted 6 it signals CPDCNN- and logic supply by the output of the aND gate comes from the logic of the slotted 4 is common slotted 5 signal CPDCNN + a device would be a binary 1 when the bus master out from the logic of the slotted 6 is Zhou priority in which the devices on the bus, the bus master when a binary 1 will be a slotted signal CPDCNN + came from 64 logic low priority device is no one to will be a binary 1 when it is not the bus master, the logical product of these two signals what is the output device of the slotted between two detection logic be a binary 1 when the bus master.

상기의 설명은 공통 버스의 허용이 공통버스를 따라 요구중인 디바이스의 위치에 기초한 우선순위에 의해 결정되는 양호한 실시예에 의해 이루어졌지만, 본 발명은, 마스터로서 버스 사용이 검출될 관련이 있는 특정 디바이스의 우선순위가 보다 더 높거나 또는 더 낮은 디바이스에 버스가 허용되고 있느냐를 결정할 수 있도록 버스 이용 검출논리에 의해 이용될 수 있는 일단의 공통 우선순위 라인을 지닌 비위치적인 우선순위 체게 에도 동등하게 응용가능하다 The above description, but it made by the preferred embodiments, which is determined by the priority based on the device allows a common bus that is required by a common bus location, the present invention is a specific device that the master and the associated is detected the bus use the priority is even more high or more having one common priority lines that may be used by the bus detection logic to determine whether the bus is permitted to lower the device non-positional priority to equal chege application It is possible

상기의 설명은 할당될 공통원이 공통버스인 양호한 실시예로서 행해졌지만, 본 발명은 우선순위를 기초로 할당되는 원에 동등하게 응용가능하다. The description is carried out, but as a preferred embodiment, a common source is to be assigned to the common bus, the method is equally possible to first circle being assigned a priority based on the application.

본 발명은 양호한 실시예에 관련하여 도시하고 설명하였지만, 당 기술분야에서 숙달된 본 발명의 기술사상 및 범위를 벗어남이 없이 부분적으로 또는 상세하게 수정할 수 있을 것이다. The invention can be partly or modify details without been shown and described in connection with preferred embodiments, departing the spirit and scope of the invention, skilled in the art. 그러므로, 본 발명은 특허청구 의 범위에 의해서만 한정된다고 보아야 할 것이다. Therefore, the present invention will have to see that only limited by the scope of the claims.

Claims (3)

  1. 하나의 공통원을 이용하기 위해 각 장치로부터 발생하는 경쟁적인 요구들사이의 분쟁이 우선순위에 따라 해결되도록 하나의 공통원을 공유하는 복수의 장치와, 특정의 한 장치에 의한 상기 자원의 이용을 검출하기 위한 감시수단을 구비하고 있는 데이타 처리 시스템에 있어서, 상기 감시수단(301,322)은 상기 공통원에 접속되고 상기 공통원의 이용을 요구하는 모든 장치들의 우선순위 레벨을 감지하기 위한 우선순위 감지수단(78,53,85)과, 상기 공통원의 이용이 상기 요구 장치들중 하나에 허용되는 경우를 검출하기 위한 허용검출수단(13,25,28) 및 상기 우선순위 감지수단과 상기 허용검출수단에 접속되어 상기 자원이 상기 특정 장치에 허용될 때에 하나의 출력신호를 발생하는 수단(15,17,31,80)을 포함하는 것을 특징으로 하는 데이타 처리 시스템. And a plurality of sharing a common circle to take advantage of a common circle the conflict between the competing requirements arising from each of the device such that first resolved according to the ranking system, the utilization of the resources by a certain one device in a data processing system which comprises a monitoring means for detecting, said monitoring means (301 322) is a priority detection means for being connected to said common source detects the priority levels of all the devices that require use of the common source (78,53,85), and allows for detecting if the use of the common source is allowed to one of the requesting device detection means (13,25,28) and said priority detection means and the detection means allow is connected to the resource is a data processing system comprising: means (15,17,31,80) for generating a single output signal when it is acceptable to the particular device.
  2. 제1항에 있어서, 상기 공통원은 하나의 버스인 것을 특징으로 하는 데이타 처리 시스템. The method of claim 1, wherein the common source is a data processing system, characterized in that one of the bus.
  3. 제2항에 있어서, 상기 버스를 경유하는 상기 장치들의 물리적 순위는 장치들 각각의 우선순위를 결정하고, 상기 감시수단은 상기 특정장치에 인접한 상기 버스에 접속되는 것을 특징으로 하는 데이타 처리 시스템. The data processing system characterized in that according to 2, wherein the apparatus is physically ranking of the monitoring unit determines the respective priorities of the device, via the data bus is coupled to said bus adjacent to the specific device.
KR8300130A 1982-01-15 1983-01-15 Data processing system common bus utilization detection logic circuit KR880001401B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US339,551 1982-01-15
US06/339,551 US4503495A (en) 1982-01-15 1982-01-15 Data processing system common bus utilization detection logic

Publications (2)

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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4574351A (en) * 1983-03-03 1986-03-04 International Business Machines Corporation Apparatus for compressing and buffering data
DE3466608D1 (en) * 1983-05-06 1987-11-05 Bbc Brown Boveri & Cie Access circuit for parallel buses of data processing systems
US4589068A (en) * 1983-10-03 1986-05-13 Digital Equipment Corporation Segmented debugger
US4835672A (en) * 1984-04-02 1989-05-30 Unisys Corporation Access lock apparatus for use with a high performance storage unit of a digital data processing system
KR900007564B1 (en) * 1984-06-26 1990-10-15 빈센트 죠셉 로너 Data processor having dynamic bus sizing
US4720778A (en) 1985-01-31 1988-01-19 Hewlett Packard Company Software debugging analyzer
US4728925A (en) * 1985-07-03 1988-03-01 Tektronix, Inc. Data communications analyzer
US5010476A (en) * 1986-06-20 1991-04-23 International Business Machines Corporation Time multiplexed system for tightly coupling pipelined processors to separate shared instruction and data storage units
US5150467A (en) * 1987-09-04 1992-09-22 Digital Equipment Corporation Method and apparatus for suspending and restarting a bus cycle
US5590293A (en) * 1988-07-20 1996-12-31 Digital Equipment Corporation Dynamic microbranching with programmable hold on condition, to programmable dynamic microbranching delay minimization
US4987529A (en) * 1988-08-11 1991-01-22 Ast Research, Inc. Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters
FR2649507B1 (en) * 1989-07-07 1994-07-08 Bull Sa Method for observing the execution of a load program in a computer system and apparatus for carrying out said method
US5440722A (en) * 1991-07-22 1995-08-08 Banyan Systems, Inc. System bus monitor for compiling data regarding use of a system bus
US5479613A (en) * 1992-08-05 1995-12-26 International Business Machines Corporation Real-time ring bandwidth utilization calculator, calculating bandwidth utilization based on occurrences of first and second predetermined bit patterns
US5701501A (en) * 1993-02-26 1997-12-23 Intel Corporation Apparatus and method for executing an atomic instruction
GB2293467B (en) * 1994-09-20 1999-03-31 * Advanced Risc Machines Limited Trace analysis of data processing
JP3199966B2 (en) * 1994-11-21 2001-08-20 キヤノン株式会社 Information processing apparatus and printer selection method
US5774724A (en) * 1995-11-20 1998-06-30 International Business Machines Coporation System and method for acquiring high granularity performance data in a computer system
US5784624A (en) * 1996-01-31 1998-07-21 Dallas Semiconductor Corp Multiple asynchronous event arbitrator
US6282701B1 (en) 1997-07-31 2001-08-28 Mutek Solutions, Ltd. System and method for monitoring and analyzing the execution of computer programs
AU5461099A (en) * 1998-07-30 2000-02-21 Mutek Solutions, Ltd. System and method for remotely analyzing the execution of computer programs
US5987250A (en) * 1997-08-21 1999-11-16 Hewlett-Packard Company Transparent instrumentation for computer program behavior analysis
US6298394B1 (en) * 1999-10-01 2001-10-02 Stmicroelectronics, Ltd. System and method for capturing information on an interconnect in an integrated circuit
US8312435B2 (en) * 2000-12-26 2012-11-13 Identify Software Ltd. (IL) System and method for conditional tracing of computer programs
US7058928B2 (en) 1999-12-23 2006-06-06 Identify Software Ltd. System and method for conditional tracing of computer programs
US20020087949A1 (en) * 2000-03-03 2002-07-04 Valery Golender System and method for software diagnostics using a combination of visual and dynamic tracing
US7237090B1 (en) 2000-12-29 2007-06-26 Mips Technologies, Inc. Configurable out-of-order data transfer in a coprocessor interface
US7287147B1 (en) 2000-12-29 2007-10-23 Mips Technologies, Inc. Configurable co-processor interface
US20020174387A1 (en) * 2001-03-29 2002-11-21 Vance Lohoff Stealth module for bus data analyzer
US7168066B1 (en) 2001-04-30 2007-01-23 Mips Technologies, Inc. Tracing out-of order load data
US7185234B1 (en) 2001-04-30 2007-02-27 Mips Technologies, Inc. Trace control from hardware and software
US7181728B1 (en) 2001-04-30 2007-02-20 Mips Technologies, Inc. User controlled trace records
US7178133B1 (en) 2001-04-30 2007-02-13 Mips Technologies, Inc. Trace control based on a characteristic of a processor's operating state
US7124072B1 (en) 2001-04-30 2006-10-17 Mips Technologies, Inc. Program counter and data tracing from a multi-issue processor
US7069544B1 (en) * 2001-04-30 2006-06-27 Mips Technologies, Inc. Dynamic selection of a compression algorithm for trace data
US7134116B1 (en) 2001-04-30 2006-11-07 Mips Technologies, Inc. External trace synchronization via periodic sampling
US7065675B1 (en) 2001-05-08 2006-06-20 Mips Technologies, Inc. System and method for speeding up EJTAG block data transfers
US6536025B2 (en) * 2001-05-14 2003-03-18 Intel Corporation Receiver deskewing of multiple source synchronous bits from a parallel bus
US7043668B1 (en) 2001-06-29 2006-05-09 Mips Technologies, Inc. Optimized external trace formats
US7231551B1 (en) 2001-06-29 2007-06-12 Mips Technologies, Inc. Distributed tap controller
US7143411B2 (en) * 2002-03-15 2006-11-28 Hewlett-Packard Development Company, L.P. Capping processor utilization
US6816809B2 (en) * 2002-07-23 2004-11-09 Hewlett-Packard Development Company, L.P. Hardware based utilization metering
US7386839B1 (en) 2002-11-06 2008-06-10 Valery Golender System and method for troubleshooting software configuration problems using application tracing
US8032866B1 (en) 2003-03-27 2011-10-04 Identify Software Ltd. System and method for troubleshooting runtime software problems using application learning
US7159101B1 (en) 2003-05-28 2007-01-02 Mips Technologies, Inc. System and method to trace high performance multi-issue processors
US20050228927A1 (en) * 2004-04-05 2005-10-13 Philip Garcia Bus utilization based on data transfers on the bus
US7827539B1 (en) 2004-06-25 2010-11-02 Identify Software Ltd. System and method for automated tuning of program execution tracing
US7168675B2 (en) * 2004-12-21 2007-01-30 Honeywell International Inc. Media isolated electrostatically actuated valve
US7613913B2 (en) * 2006-03-21 2009-11-03 Silicon Laboratories Inc. Digital architecture using one-time programmable (OTP) memory
GB2487355A (en) * 2011-01-13 2012-07-25 Advanced Risc Mach Ltd Processing apparatus, trace unit and diagnostic apparatus for monitoring conditional processing operations
DE102013002647B3 (en) * 2013-02-15 2014-05-22 Audi Ag A motor vehicle with a vehicle communication bus and method for generating bus messages

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3866181A (en) * 1972-12-26 1975-02-11 Honeywell Inf Systems Interrupt sequencing control apparatus
US4030075A (en) * 1975-06-30 1977-06-14 Honeywell Information Systems, Inc. Data processing system having distributed priority network
JPS5537022B2 (en) * 1975-11-11 1980-09-25
US4209838A (en) * 1976-12-20 1980-06-24 Sperry Rand Corporation Asynchronous bidirectional interface with priority bus monitoring among contending controllers and echo from a terminator
US4096569A (en) * 1976-12-27 1978-06-20 Honeywell Information Systems Inc. Data processing system having distributed priority network with logic for deactivating information transfer requests
US4145735A (en) * 1977-02-02 1979-03-20 Nippon Steel Corporation Monitor for priority level of task in information processing system
US4148011A (en) * 1977-06-06 1979-04-03 General Automation, Inc. Asynchronous priority circuit for controlling access to a bus
US4166290A (en) * 1978-05-10 1979-08-28 Tesdata Systems Corporation Computer monitoring system
US4257095A (en) * 1978-06-30 1981-03-17 Intel Corporation System bus arbitration, circuitry and methodology
US4419724A (en) * 1980-04-14 1983-12-06 Sperry Corporation Main bus interface package
US4367525A (en) * 1980-06-06 1983-01-04 Tesdata Systems Corporation CPU Channel monitoring system

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YU7683A (en) 1986-04-30
CA1186415A (en) 1985-04-30
CA1186415A1 (en)
EP0084431A3 (en) 1986-04-09
KR840003370A (en) 1984-08-20
EP0084431A2 (en) 1983-07-27
US4503495A (en) 1985-03-05
JPS58142458A (en) 1983-08-24

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