KR880001345B1 - Amorphons silicon film type transistor production process - Google Patents
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Abstract
Description
제1도는 종래 기술에 의한 박막형 트랜지스터의 구조를 나타내는 단면도.1 is a cross-sectional view showing the structure of a thin film transistor according to the prior art.
제2도는 본 발명에 의한 박막형 트랜지스터의 구조를 나타내는 단면도.2 is a cross-sectional view showing the structure of a thin film transistor according to the present invention.
제3(a)도-제3(n)도는 제2도에 도시된 트랜지스터의 제조 공정을 설명하기 위한 도면.3 (a) to 3 (n) are views for explaining the manufacturing process of the transistor shown in FIG.
제4도는 본 발명에 의한 박막형 트랜지스터를 이용한 액정 표시 장치의 단면도이다.4 is a cross-sectional view of a liquid crystal display device using the thin film transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 유리판 2 : 게이트전극1 glass plate 2 gate electrode
3 : 절연막 4 : 비정질 반도체층3: insulating film 4: amorphous semiconductor layer
5 : 오믹층 6 : 소스전극5: ohmic layer 6: source electrode
7 : 드레인전극 8 : 투명도 전막7
본 발명은 동작전압이 낮은 평판 디스플레이 및 평판 텔레비젼 판넬에 적합하게 사용될 수 있으며 제조원가가 저렴한 비정질 실리콘 박막형 트랜지스터와 그 제조방법에 관한 것이다.BACKGROUND OF THE
일반적으로 박막소자의 제조에 사용되는 비정질재료는 매트릭스 주기성에 있어서 장거리질서(Long Order)를 갖지 못하지만, 글로우 방전에 의해 형성된 비정질 실리콘은 20Å이하의 단거리 질서를 가지며, 또한 비정질 내 캐리어 수명이 10-7초 이상이 된다. 이때문에 비정질 실리콘은 대체로 실란(Silane : SiH4)속에서 글로우 방전에 의해 형성된다.Generally, amorphous materials used in the manufacture of thin film device While not have a long range order (Long Order) in the matrix periodicity, amorphous silicon formed by glow discharge has a short-range order of 20Å or less, and amorphous is the carrier lifetime 10- 7 seconds or more. Because of this, amorphous silicon is generally formed by glow discharge in silane (Silane: SiH 4 ).
종래의 글로우 방전 방식은 기판에 바이어스 전원을 인가시켜 바이어스 전원에 의한 가스혼합에 의해 코팅효과를 얻고 있다. 즉, 전공판 내 진공도를 조정한 다음 실란(SiH4)과 다른 가스를 혼합 주입시켜 온도를 올려 고주파를 인가 하면 글로우 방전이 발생되면서 기판에 박막층이 형성된다.In the conventional glow discharge method, a bias power is applied to a substrate to obtain a coating effect by gas mixing by the bias power. That is, after adjusting the degree of vacuum in the electroplating plate and mixing silane (SiH 4 ) with another gas to increase the temperature to apply high frequency, a glow discharge occurs and a thin film layer is formed on the substrate.
상기한 글로우 방전 방식을 채용하여 액정 디스플레이 장치용 비정질 실리콘 박막트랜지스터를 제조하는 종래의 방식에 있어서는, 제1도와 관련한 설명에서 이해될 수 있듯이, 유리기판상에 비정질 반도체층, 오믹층, 절연막을 각각 글로우 방전에 의한 증착으로 형성하는 과정 사이마다 사진 식각 과정이 개입되어 있었기 때문에, 제조공정이 복잡하고 박막형 트랜지스터의 제조원가가 비쌀뿐만 아니리 비정질 반도 체층과 절연막사이의 개면상태가 불량하여 트랜지스터의 스위칭 특성이 나쁘고, 유리기판과 비정질 반도체층 사이의 개면에 작용하는 응력이 커서 전체적으로 트랜지스터 제품에 불량이 많았다.In the conventional method of manufacturing an amorphous silicon thin film transistor for a liquid crystal display device by employing the glow discharge method described above, as can be understood from the description related to FIG. 1, an amorphous semiconductor layer, an ohmic layer, and an insulating film are respectively formed on a glass substrate. The photolithography process was involved between the processes formed by the deposition by discharge, and the switching process of the transistor was poor because the manufacturing process was complicated and the manufacturing cost of the thin film transistor was expensive, and the open state between the amorphous semiconductor layer and the insulating film was poor. As a result, the stress on the open surface between the glass substrate and the amorphous semiconductor layer was so large that defects in the transistor products as a whole were high.
이에 본 발명의 목적은 상기한 종래의 문제점은 해결할 수 있는 구조를 가진 트랜지스터로서 유리기판상에 게이트전극을 중심으로 하여 비정질의 절연막, 반도체층, 오믹층이 차례로 증착되고 오믹층위에 소스전극 및 드레인전극이 접촉된 비정질 실리콘 박막형 트랜지스터를 제공하는 데 있다.Therefore, an object of the present invention is a transistor having a structure that can solve the above-mentioned conventional problem, an amorphous insulating film, a semiconductor layer, and an ohmic layer are sequentially deposited on a glass substrate with a gate electrode as a center, and a source electrode and a drain electrode on the ohmic layer. An amorphous silicon thin film transistor is provided in contact.
본 발명의 다른 목적은 상기한 구조의 박막형 트랜지스터를 효율적으로 제조할 수 있는 제조방법을 제공하는데 있다.Another object of the present invention is to provide a manufacturing method capable of efficiently manufacturing a thin film transistor having the above structure.
다음은 첨부도면을 참조하여 본 발명을 상세하게 설명한 것이다.The following describes the present invention in detail with reference to the accompanying drawings.
제1도는 종래기술에 의한 전형적인 박막형 트랜지스터의 구조를 나타내는 단면도이다. 동도면에서, 참조번호 1'은 박막형 트랜지스터의 기판으로서, 이 기판상에는 박막형 트랜지스터의 특성을 결정하는 복수의 층이 형성되어 있다. 즉, 하나의 트랜지스터당 2개이 투명도 전막(8')(8')이 기판(1')에 형성되어 있으며, 이들 투명도전막(8')(8')사이에는 비정질인 a-Si의 반도체층(4')이 증착 형성되어 있는데 상기한 투명도 전막(8')(8')의 단부 상면과 비정질 반도체층(4')사이에는 접촉 저항을 줄이기 위해 n+a1 is a cross-sectional view showing the structure of a typical thin film transistor according to the prior art. In the same figure, reference numeral 1 'denotes a substrate of a thin film transistor, on which a plurality of layers for determining the characteristics of the thin film transistor are formed. That is, two transparent conductive films 8 'and 8' are formed on the substrate 1 'for each transistor, and an amorphous a-Si semiconductor layer is formed between the transparent
-Si의 오믹층(Ohmic Layer)(5')(5')이 설치되고 있다. 그리고, 계단상으로 형성된 투명도 전막(8')(8')및 비정질 반도체층(4')상에는 a-SiN의 절연막(3')이 도포되어 있으며, 또한 이 절연막(3')상에는 게이트전극(2')이 형성되어 있는 한편, 소스전극(6') 및 드레인전극(7')이 각각 절연막(3')을 통하여 상기한 투명 도전막(8')(8')에 연결되어 있다.-Ohmic layers 5 'and 5' of Si are provided. An insulating film 3 'of a-SiN is coated on the transparent conductive films 8' and 8 'and the amorphous semiconductor layer 4' formed in a step shape, and a gate electrode (3 ') is formed on the insulating film 3'. 2 'is formed, and the source electrode 6' and the drain electrode 7 'are connected to the above-mentioned transparent conductive films 8' and 8 'via the insulating film 3', respectively.
상기한 바와 같은 구성의 박막형 트랜지스터는 제조공정시 5회에 걸친 사각 식각 공정을 거쳐야 하는데, 이는 투명전도막(8'), 오믹층(5'), 비정질 반도체층(4'), 게이트전극(2'), 소오스전극 및 드레인전극(6',7')의 형성에 필요하며, 각 사진 식각 공정마다 1매의 포토마스크가 소요되어 제조 단가가 비싸게 되고 제조공정도 번거로운 문제점이 있다.The thin film transistor having the above-described configuration must be subjected to five square etching processes in the manufacturing process, which is a transparent conductive film 8 ', an ohmic layer 5', an amorphous semiconductor layer 4 ', and a gate electrode ( 2 '), required for the formation of the source electrode and the drain electrode 6', 7 ', one photomask is required for each photolithography process, resulting in high manufacturing costs and a cumbersome manufacturing process.
또한, 상기한 구조에서는 대개 비정질인 a-Si로 이루어진 반도체층(4')이 비금속인 기판(1')상에 직접 형성되어 있는 까닭에 그 경계면에 작용하는 응력이 클 뿐만 아니라 a-Si의 반도체층(4')은 사진식각에 의해 그윤곽이 형성되므로 그 표면에 핀홀(pin hole)이 많이 형성되고 a-Si의 반도체층(4')과 a-SiN의 절연막(3')사이의 개면 상태가 불량하여 트랜지스터의 특성이 저하되는 단점이 있었다. 따라서, 본 발명에서는 종래의 박막형 트랜지스터가 지닌 결점을 해소할 수 있는 구조의 트랜지스터로 제2도에 도시된 바와 같은 것을 제시하기에 이르렀다.Further, in the above structure, since the semiconductor layer 4 ', which is usually made of amorphous a-Si, is formed directly on the substrate 1', which is a non-metal, the stress acting on the interface thereof is not only large, but also the a-Si Since the semiconductor layer 4 'is formed by photolithography, many pin holes are formed on the surface of the semiconductor layer 4' and between the semiconductor layer 4 'of a-Si and the insulating film 3' of a-SiN. There was a disadvantage in that the open state is poor and the characteristics of the transistor are degraded. Therefore, in the present invention, a transistor having a structure capable of solving the drawbacks of the conventional thin film transistor has been proposed as shown in FIG.
제2도에 있어서, 제1도에 도시된 각 구성부와 동일 또는 유사한 기능을 수행하는 구성부에 대해서는 동일번호를 부여하되, 대수(dash)표시는 삭제하여 나타내었다.In FIG. 2, the same reference numerals are given to components that perform the same or similar functions as those shown in FIG. 1, and the dashes are omitted.
본 발명에 의한 비정질 실리콘 박막형 트랜지스터의 구조를 보면, 제2도 도시된 바와같이, 유리기판(1)상에 크롬으로 된 게이트전극(2)이 후술하는 사진식각 처리에 의해 형성되고, 그 위에 a-SiN의 절연막(3), a-Si의 비정질 반도체층(4) 및 n-a-Si의 오믹층(5)이 차례로 적층구조로 형성되며, 크롬으로 된 소스전극(6)및 드레인전극(7)이 상기한 오믹층(5)을 개재하여 비정질 반도체층(4)에 접촉되어 있는 동시에 그의 하면에서 상기한 절연막(3)에 접촉되어 있고, 투명도전막(8)이 드레인전극(7)의 단부(段部)에 접촉된 상태로 절연막(3)사이에 형성되어 있다.Referring to the structure of the amorphous silicon thin film transistor according to the present invention, as shown in FIG. 2, a gate electrode 2 made of chromium is formed on the
다음은 상기한 본 발명의 박막형 트랜지스터를 제조하는 방법을 제3도를 참조하여 상세히 설명한 것이다.Next, a method of manufacturing the thin film transistor of the present invention will be described in detail with reference to FIG.
본 발명에 의한 박막형 트랜지스터 제조 방법은 대체로 7개의 공정으로 나누어지는데, 이를 한 공정씩 나누어 설명한다.The thin film transistor manufacturing method according to the present invention is generally divided into seven processes, which will be described by dividing them one by one.
제1공정은 게이트 전극으로 사용되는 크롬박막을 유리기판(1)상에 코팅하는 공정으로서, 기판(1)은 Corning 7059 Glass를 사용하였으며, 이 기판(1)위에 5N(99.9The first step is to coat a chromium thin film used as a gate electrode on a glass substrate (1). The substrate (1) is made of Corning 7059 Glass, and 5N (99.9) is placed on the substrate (1).
99%)의 순도를 가진 크롬을 사용해서 전자총 증착방식으로 10-7torr의 진공도에서 499%), using chromium with a purity of 4% at a vacuum of 10 -7 torr
5mA의 전자비임전류를 10분동안 흘러줌으로써 1000Å의 두께를 지닌 크롬박막을 기판(1)상에 형성한다.By flowing an electron beam current of 5 mA for 10 minutes, a chromium thin film having a thickness of 1000 mA is formed on the
제2공정은 제1공정에서 형성된 크롬박막에 사진 식각법에 의해 게이트전극(2)을 형성하는 공정으로서, 먼저 크롬박막을 세정한 후 300℃의 열판에서 30분간 태워 습기 및 이물질을 제거한 다음, 쉬프레이(Shipley)회사 제품의 포지티브 감광재 AZ 1350J를 1.5μ두께로 스핀 코팅(spin coating)을 행한다. 감광학(PR)의 코팅후, 82℃의 질소 분위기 가운데 30분간 열을 가하여 말린 다음, 제3(a)도에 도시된 바와같이 포지티브용 에멀션 포토마스크(M)를 사용하여 자외선에 40초간 노광 시킨 후, 포지티브 현상액(AZ 351 : 탈이온수=1 : 5)에 40초간 현상하고 나서 탈이온수로 헹구고, 다시 120℃의 열판에서 30분간 가열한다. 가열이 끝난 샘플을 165g의 ce(NH4)2(NO3)6과 42ml의 HCIO4(70%)와 100ml의 탈이온수로 구성된 크롬부식제를 사용해서 1분간 식간하면, 포토마스크(M)의 통공을 통하여 자외선을 받은 부분을 제외한 나머지부분의 크롬박막을 깨끗이 제거되고 제3(b)도에 도시된 바와같은 게이트전극의 패턴이 형성된다.The second step is to form the gate electrode 2 on the chromium thin film formed in the first step by photolithography. First, the chromium thin film is cleaned and then burned for 30 minutes on a hot plate at 300 ° C. to remove moisture and foreign matter. The positive photosensitive material AZ 1350J manufactured by Shipley, Inc. was spin coated to a thickness of 1.5 탆. After photosensitive (PR) coating, it is dried by heating for 30 minutes in a nitrogen atmosphere of 82 ° C., and then exposed to ultraviolet rays for 40 seconds using a positive emulsion photomask (M) as shown in FIG. 3 (a). After the development, the solution is developed in a positive developer (AZ 351: deionized water = 1: 5) for 40 seconds, rinsed with deionized water, and heated for 30 minutes on a hot plate at 120 ° C. The heated sample was incubated for 1 minute using 165 g of ce (NH 4 ) 2 (NO 3 ) 6 , 42 ml of HCIO 4 (70%) and 100 ml of deionized water, followed by a chromium preservative. The chromium thin film of the remaining portions except for the portion subjected to the ultraviolet rays is removed through the through hole, and a pattern of the gate electrode is formed as shown in FIG. 3 (b).
이와같이 패턴이 형성된 샘플 위에는 아직 감광막(PR)이 남아 있으므로, 이를 제거하기 위하여 80℃의 KOH(30%)용액에 3분간 담그면 제3(c)도와 같이 감광막(PR)이 깨끗이 제거된다.Since the photoresist film PR still remains on the patterned sample as described above, the photoresist film PR is completely removed as shown in FIG. 3 (c) by immersing it in a KOH (30%) solution at 80 ° C. for 3 minutes.
제3공정은 제2공정에서 얻어진 샘플 위에 글로우 방전에 의해 a-SiN의 절연막(3), a-Si의 비정질 반도체층(4), n+a-Si 오믹층(5)을 연속적으로 증착하는 공정이다.In the third step, the insulating film 3 of a-SiN, the amorphous semiconductor layer 4 of a-Si, and the n + a-Si
우선 제3(c)도에 도시된 바와 같은 샘플을 글로우 방전장치에 내에 넣고 10-4torr의 진공도를 유지한다. 이 상태에서, 글로우 방전장치 내의 전극의 온도를 250℃로 가열하고 1 : 2 내지 1 : 10의 비율로 믹스된 SiH4와 NH3이 혼합가스를 글로우 방전장치에 넣은 다음 13 : 56MHZ의 RF에너지를 8와트로 45분간 가하여 글로우방전하면 3000Å의 두께를 가진 a-SiN의 절연막(3)이 제3(d)도와 같이 제작된다. 이어서 SiH4가스를 글로울 방전 장치에 주입시켜 9와트의 RF에너지를 45분간 가하여 글로울 방전시키게 되면, 제3(e)도와 같이 3000Å의 두께를 가진 a-Si의 비정질 반도체층(4)이 형성되고, 계속해서 글로우 방전장치 내에 99 : 1의 비율로 믹스된 SiH4와 PH3의 혼합가스를 주입하고 다시 글로우 방전시키게 되면, 제3(f)도와 같이 5가의 인(P)이 도핑된 500Å의 n+a-Si의 오믹층(5)이 상기한 비정질 반도체층 (4)위에 형성된다.First, a sample as shown in FIG. 3 (c) is placed in a glow discharge device and maintained at a vacuum degree of 10 −4 torr. In this state, the temperature of the electrode in the glow discharge device is heated to 250 ° C., and the mixed gas of SiH 4 and NH 3 in a ratio of 1: 2 to 1: 10 is put into the glow discharge device, and then RF energy of 13: 56 MHZ is obtained. And glow discharge at 8 watts for 45 minutes, an insulating film 3 of a-SiN having a thickness of 3000 Å is produced as shown in FIG. 3 (d). Subsequently, when SiH 4 gas is injected into the glow discharge device and the glow discharge is performed by applying 9 watts of RF energy for 45 minutes, the amorphous semiconductor layer 4 of a-Si having a thickness of 3000 μs as shown in FIG. When the mixed gas of SiH 4 and PH 3 mixed at a ratio of 99: 1 is formed into the glow discharge device and then glow discharged again, the pentavalent phosphorus (P) is doped as shown in FIG. 3 (f). An
상기한 과정에 의해 유리기판(1)상에 형성된 a-Sin의 절연막(3)은 그 경계면에 작용하는 응력이 작고, a-SiN의 절연막(3)과 a-Si의 비정질 반도체층(4)사이의 개면 상태가 양호하여 핀홀(pin hole)이 적을 뿐 아니라, 크롬게이트 전극(2)의 모서리 근처에서의 a-SiN의 증착상태(Step coverage)가 우수하다.The a-Sin insulating film 3 formed on the
제4공정은 제3공정에서 얻어진 샘플에 대하여 사진 식각법에 의해 반도체 패드(pad)를 형성하는 공정이다. 여기에서 사용하는 감광재는 네거티브 감광재로서, 그 두께는 약 5000Å으로 하여 2초동안 노광시킨 후 네거티브 현상액에서 40초간 현상하게 되면, 제3(g)도와 같은 감광막(PR')이 n+a-Si층(5)상에 형성된다. 이 샘플을 120℃에서 30분간 구운 후, V groove용액(KOH : H2O : 이소프로필알콜=2 : 3 : 1)으로 애칭하게 되면, 감광막(PR')이 덮혀 있지 않은 부분의 n+a-Si의 비정질 반도체층(4)은 제3(h)도와 같이 제거된다. 남아 있는 감광막(PR')은 황산용액에 10분간 끓여주면 깨꿋이 제거된다.The fourth step is a step of forming a semiconductor pad by a photolithography method with respect to the sample obtained in the third step. The photosensitive material used here is a negative photosensitive material. The thickness of the photosensitive material is about 5000 kPa. After exposure for 2 seconds and development for 40 seconds in the negative developer, the photoresist film PR 'as shown in Fig. 3 (g) is n + a-. It is formed on the
제5공정은 상기 공정은 제작된 샘플위에 크롬을 사용하여 소스 및 드레인 전극(6)(7)을 형성하는 공정이다. 먼저 제3(i)와 같이 크롬을 1000Å의 두께로 도포한 후에 포지티브 감광재 AZ 1350J를 1.5μ의 두께로 스핀 코팅(spin coating)한다. 이어서, 포지티브용 에멀션 마스크를 사용하여 40초간 노광시킨 후 다시 40초간 현상하여 20초 동안 탈이온수로 헹구면 제3(k)도와 같은 샘플이 얻어진다. 이 샘플에는 아직 감광재막(PR)이 남아 있으므로, 질소 분위기에서 샘플을 말린 후 120℃에서 30분간 구운 다음 에칭액을 사용하여 애칭함으로써 제3(l)와 같은 샘플을 얻는다.The fifth step is a step of forming source and
제6공정은 소스전극(6)과 드레인전극(7)사이에 남아있는 500Å의 n+a-Si층을 제거하는 공정으로서, 건식에칭시스템에 0.2 torr의 CF4+O2(7%)에칭 가스를 주입하여 10와트의 RF에너지를 3분간 가함으로써 제 3(m)의 샘플을 제작한다.The sixth step is to remove 500 n 'of n + a-Si layer remaining between the
제7공정은 드레인전극(7)에 투명도전막(8)을 증착하는 공정으로서, 본 공정에서는 전자비임증착 장치를 사용하여 진공중착시의 압력을 7-8×10-7torr로 하고 기판의 온도를 200℃로 유지하여 증착을 행하여 75 ohm/sq의 투명도전막(8)을 형성함으로써 제3(n)에 도시된 바와 같은 구조의 샘플이 얻어지게 되며, 이 샘플을 최종적으로 세정하면 제2도에 도시된 비정질 실리콘 박막 트랜지스터가 완성된다.In the seventh step, the transparent
상기와 같은 공정에 의하여 제작된 트랜지스터의 크기는 가로5μ, 세로 300μ이며, 투명도 전막(8)의 크기는 가로 300μ, 세로 300μ이다. 이 트랜지스터의 전기적 특성은, 소스전극(6)과 드레인전극(7)사이에 15V의 전압을 인가한 상태에서 게이트전극(2)에 15V의 전압을 걸업을때 10-5A의 전류가 흐르며, 게이트전극(2)이 0V일때에는 10-11A의 전류가 흐른다.The transistors produced by the above process are 5 µm wide and 300 µm long, and the size of the
이상 설명한 바와 같은 방법으로 트랜지스터를 제작하였을때의 장점은 절연층(3), 비정질 반도체층(4) 및 오믹층(5)을 하나의 글로우 방전 반응실 내에서 연속적으로 형성할 수 있어 제작공정이 간단해지고, 사진 식각 처리 공정회수가 줄어들어 제작 비용이 줄어들며, 이 방법에 의해 얻어진 트랜지스터는 반도체층(4)과 절연층(3)사이의 개면상태가 양호하여 우수한 전기적 특성을 발휘하게 된다.The advantage of fabricating the transistor by the method described above is that the insulating layer 3, the amorphous semiconductor layer 4, and the
제4도는 본 발명에 의해 제작된 비정질 실리콘 박막 트랜지스터가 액정 디스플레이 사용된 예를 보여주는 단면도이다.4 is a cross-sectional view showing an example in which an amorphous silicon thin film transistor manufactured by the present invention is used for a liquid crystal display.
제4도에서 참조번호 1-8은 본 발명에 의한 트랜지스터의 부분을 나타내며 9는 배향층, 10은 칼라필터, 11은 액정, 12는 투명도전막, 13 및 13'는 평광판을 나타낸다. 미설명부호는 1'은 기판(1)과 같은 유리로 되어 있므며, 본 구조에서 투명도전략(8)은 화소(prixel)를 형성한다.In Fig. 4, reference numerals 1-8 denote portions of the transistor according to the present invention, 9 denotes an alignment layer, 10 denotes a color filter, 11 denotes a liquid crystal, 12 denotes a transparent conductive film, and 13 and 13 'denote a flat plate. Unexplained reference numeral 1 'is made of the same glass as the
제4도의 구조에서, 박막 트랜지스터는 게이트전극(2)의 전압이 ON되어 있는 동안 전류가 소스 전극(6)으로부터 드레인전극(7)으로 흘러 드레인 전극(7)의 전위를 변화시켜 액정(11)에 전기장이 걸리도록 하는 스위치 역활을 한다. 그리고 게이트전극(2)이 0일때 드레인 전극(7)의 전하는 액정 및 트랜지스터(정확히 말하자면 반도체층 4)를 통하여 방전되는 바, 액정 디스플레이의 표시 동작면에 있어서 드레인전극(7)에의 충전시간이 짧을수록, 드레인전극(7)에 있는 전하가 오프(OFF)상태에 트랜지스터 및 액저을 통한 방전이 길수록 좋다.In the structure of FIG. 4, in the thin film transistor, a current flows from the
이러한 게이트전압 신호에 따른 액정의 응답 특성 및 드레인 전압의 방전시간은 박막형 트랜지스터에 사용된 비정질 반도체의 특정과 트랜지스터의 채널길이 및 채널폭에 관계된다. 액정 디스플레이에 사용될 박막형트랜지스터는 다음 3가지의 요건을 충족시켜야 한다.The response characteristics of the liquid crystal and the discharge time of the drain voltage according to the gate voltage signal are related to the characteristics of the amorphous semiconductor used in the thin film transistor, the channel length and the channel width of the transistor. Thin film transistors to be used in liquid crystal displays must meet the following three requirements.
(i) Ron CLD< T0 (i) Ron C LD <T 0
트랜지스터의 도통시 방전시간은 게이트에 펄스가 가해지는 시간(T0)보다 짧아야 한다. 여기서 Ron, CLD는 각 트랜지스터가 ON상태일때의 저항, 액정의 용략을 나타낸다.The discharge time during the conduction of the transistor should be shorter than the time T 0 when a pulse is applied to the gate. Here, Ron and C LD represent resistance of liquid crystal and liquid crystal when each transistor is in an ON state.
(ii) Roff CLD>Tf, Ron CLD< Tf(ii) Roff C LD > Tf, Ron C LD <Tf
드레인 전극에 있는 전하들이 방전하는 시간은 프레임 타임(Tf)보다 길어야 한다.The discharge time of the charges in the drain electrode should be longer than the frame time Tf.
(iii) 기생용량 < CLD (iii) parasitic dose <C LD
기생용량이 CLD보다 크면 기생용량을 통한 방전이 이루어지므로 (ii)의 조건이 만족되어도 방전이 빨리 이루어질 수 있다. 따라서, 게이트와 드레인의 중첩영역(over cap)을 줄이면 (iii)의 조건이 만족된다.If the parasitic capacitance is larger than C LD , the discharge is performed through the parasitic capacitance, so that the discharge may be performed quickly even if the condition (ii) is satisfied. Therefore, if the over cap of the gate and drain is reduced, the condition of (iii) is satisfied.
만약, 상기의 (ii)및 (iii)의 조건이 문제가 되면 드레인과 접지 사이에 부가적으로 캐패시터를 부가하여 주면 된다. 여기서 사용된 본 발명에 의한 비정질 실리콘 박막형 트랜지스터는 Roff(트랜지스터가 off일때 저항)는 크나, 전하운반자(carrier)의 이동도가) 0.1㎡/V.sec정도로 작아 Ion(트랜지스터가 on일때의 전류)이 1μA정도로 되어 화면을 구성하는 데 아무런 문제점이 없고, 또한 큰 화면을 구성할 수 있는 이점이 있으며, 동작전압이 낮아서 평판 디스플레이에 적합하게 사용될 수 있는 것이다.If the condition of (ii) and (iii) above is a problem, an additional capacitor may be added between the drain and the ground. The amorphous silicon thin film transistor according to the present invention used herein has a large Roff (resistance when the transistor is off), but a mobility of the charge carrier is small, such as about 0.1 m 2 /V.sec, and Ion (current when the transistor is on). This is about 1μA, there is no problem in configuring the screen, there is also an advantage that can configure a large screen, and the operating voltage is low can be used for flat panel display.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019850008111A KR880001345B1 (en) | 1985-10-31 | 1985-10-31 | Amorphons silicon film type transistor production process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019850008111A KR880001345B1 (en) | 1985-10-31 | 1985-10-31 | Amorphons silicon film type transistor production process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR870004499A KR870004499A (en) | 1987-05-09 |
| KR880001345B1 true KR880001345B1 (en) | 1988-07-25 |
Family
ID=19243455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019850008111A KR880001345B1 (en) | 1985-10-31 | 1985-10-31 | Amorphons silicon film type transistor production process |
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| Country | Link |
|---|---|
| KR (1) | KR880001345B1 (en) |
-
1985
- 1985-10-31 KR KR1019850008111A patent/KR880001345B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR870004499A (en) | 1987-05-09 |
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