KR880001218B1

KR880001218B1 - Auxiliary memory device

Info

Publication number: KR880001218B1
Application number: KR1019850003339A
Authority: KR
Inventors: 유근형; 정병권
Original assignee: 주식회사 금성사; 허신구
Priority date: 1985-05-16
Filing date: 1985-05-16
Publication date: 1988-07-11
Also published as: KR860009339A

Abstract

An auxiliary memory device using RAM comprises a decoder (2) receiving an address signal (AD) from a main computer (1), a selector (5) receiving an output (P1) through a latch circuit (6), a counter (7) receiving an output (P2) through the selector, an address MUX (9) receiving an output (P3) through an address latch circuit (10), a RAM (12) receiving a writing signal (WR) and a data signal (11), and a row/column selecting logic circuit (8) receiving a refresh signal (RF).

Description

Auxiliary storage

제1도는 본 발명의 구성도.1 is a block diagram of the present invention.

제2a도-제2h도는 제1도중 각 부분에서의 파형도.2a to 2h are waveform diagrams of respective parts of the first diagram.

본 발명은 컴퓨터에 사용되는 보조기억 장치에 관한 것이며, 특히 등속호출메모리(RAM)를 기억장치로 이용하되 입출력의 속도가 매우 빠른보조 기억장치에 관한 것이다. 종래의 보조 메모리 장치중 플라피디스크 드라이버에서 정보의 기억 및 독출의 속도는 디스크이 회전속에 따라 결정하는데 컴퓨터의 처리 시간은 회로내부에서 발생되는 전하의 이동속도를 이용한 것이므로 디스크 드라이버의 작동속도에 비하여 극히 빠르게 되어 플라피 디스크 드라이버를 보조 기억 장치로 이용하여 정보를 기억하거나 독출할때 컴퓨터의 정보 처리 속도가 늦어지는 단점이 있었다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an auxiliary memory device used in a computer, and more particularly, to an auxiliary memory device having a constant speed calling memory (RAM) as a storage device but having a very high speed of input / output. In the conventional auxiliary memory device, the speed of storing and reading information in the floppy disk driver is determined by the rotation speed of the disk. The processing time of the computer uses the movement speed of the charge generated inside the circuit. As a result, the information processing speed of the computer is slowed down when the information is stored or read using the floppy disk driver as an auxiliary memory device.

본 발명은 이러한 종래의 결점을 해결하도록 컴퓨터의 보조 기억장치를 플로피 디스크 드라이버와 같이 컴퓨터에서의 명령 신호에 따라 같은 작용을 하면서 정보 처리 속도는 매우 빠르게 되도록 등속 호출메모리(랩 : RAM)와 반도체 장치로서 구성된 보조 기억장치를 제공하는데 목적이 있으며 첨부된 도면에 의해 본 발명을 상세히 설명하면 다음과 같다.In order to solve the above-mentioned drawbacks of the present invention, the auxiliary memory device of a computer, such as a floppy disk driver, performs the same function according to a command signal from a computer, and the information processing speed is very high so that the speed of information processing is very high. It is an object of the present invention to provide an auxiliary storage device configured as follows.

우선 제1도를 참조하여 본 발명의 구성을 설명하면, 컴퓨터(1)에서의 어드레스 출력신호(AD)를 디코더(2)에 입력시키고, 디코더(2)의 출력(P₁)을 3상버퍼(3)와 반전기(4)로 구성된 선택기(5)에 랫치(6)를 통하여 연결하며, 디코더의 출력(P₂)을 계수기(7)에 선택기(5)를 통하여 연결함과 동시에 종횡열설택 논리소자(8)에 연결하고, 디코더(2)의 출력(P₃)을 어드레스 멀티플렉서(9)에 어드레스 랫치(10)를 통하여 연결하며, 컴퓨터(1)의 데이타 버스(11)는 어드레스 랫치(10)를 와 동속호출 메모리(12)에 연결함과 동시에 기록 해독신호

를 등속호출메모리(12)에 연결하며, 또한 갱신 신호(RF)는 종횡열 선택 논리소자(8)와 선택기(5)에 연결하고, 어드레스 멀티플렉서(9)와 종횡렬 선택논리소자(8)의 출력을 등속호출 메모리(12)에 연결하며, 종횡열 선택논리소자(8)의 어드레스 선택출력(13)을 어드레스 멀티플렉서(9)에 연결시켜된 구성으로서 그 작용은 제2a도-제2h도를 참조하여 설명하면, 256 바이트로 구성된 n개의 섹터로 구성된 등속호출 메모리(12)에 섹터 단우로 기억 및 독출을 하는데 이때는 컴퓨터(1)에서 어드레스 출력신호(AD)가 디코더(2)에 입력되면 우서 디코더(2)가출력(P₁)을 선택하며 랫취(6)의 출력(L₀)이 로우 상태라면 3상버퍼(3)에 의해서 갱신신호(RF)는 차단되면서 등속호출메모리(12)가 기억 및 독출 준비를 한다.First, the configuration of the present invention will be described with reference to FIG. 1, and the address output signal AD from the computer 1 is input to the decoder 2, and the output P ₁ of the decoder 2 is a three-phase buffer. It is connected to the selector (5) consisting of (3) and the inverter (4) via a latch (6), and the output (P ₂ ) of the decoder is connected to the counter (7) through the selector (5) and at the same time The output P ₃ of the decoder 2 to the address multiplexer 9 via an address latch 10, and the data bus 11 of the computer 1 is an address latch. The readout read signal at the same time as

Is connected to the constant velocity call memory 12, and the update signal RF is connected to the vertical column select logic element 8 and the selector 5, and the address multiplexer 9 and the vertical column select logic element 8 are connected to each other. The output is connected to the constant velocity call memory 12, and the address select output 13 of the vertical column select logic element 8 is connected to the address multiplexer 9, and its operation is shown in FIGS. Referring to the description, when the sector output is stored and read in the constant speed call memory 12 composed of n sectors of 256 bytes, the address output signal AD is input to the decoder 2 in the computer 1. If the decoder 2 selects the output P ₁ and the output L ₀ of the latch 6 is in the low state, the update signal RF is blocked by the three-phase buffer 3 and the constant speed call memory 12 is closed. Be prepared to remember and read.

이때, 디코더(2)의 출력(P₃)에 의해서 데이타 버스(11)에 있는 섹터 번호가 어드레스 랫치(10)에 랫치된 후 디코더(2)의 제2e도와 같은 출력(P₂)이 선택되어 계수기(7)를 하나 증가시킴과 동시에 종횡열 선택논리소자(8)에 제2e도와 같은 출력(P₂)파형이 입력되며 어드레스 선택단자(13)의 신호(제2d도)로 먼저 어드레스 랫치(10)에 랫치된 상위 8비트가 등속 호출메모리(12)에 송출되어 섹터를 지정하고 이어서 계수기(7)에서 출력되는 하위 8비트가 등속 호출 메모리(12)에 송출되어 어드레스를 지정한 후 컴퓨터(1)에서의 기록 해독신호(WR)가 등속 호출메모리(2)를 제어하여 데이타 버스(11)상에 있는 데이타를 등속호출 메모리(12)에 기억 및 독출시킨다. 즉, 디코더(2)의 출력(P₁)은 소프트웨어로 지정하여 갱신 주기인가 기록해독 주기인가를 결정한다.계수기(7)의 클록입력(CK)에 인가되느 신호가 갱신신호(RF)인가 또는 기록해독시 출력(P₁)인지는 디코더(2)의 출력(P₁)에 의해 결정됩니다. 따라서 계수기(7)의 값이 하나씩 증가 되는 것은 출력(P₂)가 입력될때 또는 갱신신호(RF)가 입력될때 이다. 즉 갱신주기인 경우 종횡선택 회로(8)의 출력(RAS, CAS)과 어드레스 선택신호(13)에서 단지 신호(RAS)와 어드레스 선택신호(13)가 하위 어드레스만 선택학게 된다(제2a도-제2d도 참조). 갱신신호(RF)가 입력되면 출력(RAS)이 출력되고 갱신신호(RF)가 어드레스 선택신호(13)를 '로우'로 만들며 출력(CAS)는 프레세트시켜'하이'로 한다. 기록해독 신호가 되는 출력(P₂)이 발생되면 클록신호(제2e도)에 따라 지연된 신호(CAS)및 어드레스 선택신호(13)가 발생되는 것이다.At this time, the sector P on the data bus 11 is latched to the address latch 10 by the output P ₃ of the decoder 2, and then the output P ₂ as shown in FIG. 2E of the decoder ₂ is selected. While increasing the counter 7, the output P ₂ waveform as shown in FIG. 2E is input to the vertical column select logic element 8, and an address latch (FIG. 2D) is first used as a signal of the address select terminal 13 (FIG. 2D). The upper 8 bits latched in 10) are sent to the constant speed call memory 12 to designate a sector, and then the lower 8 bits output from the counter 7 are sent to the constant speed call memory 12 to specify an address, and then the computer 1 The write decoding signal WR controls the constant speed call memory 2 to store and read data on the data bus 11 in the constant speed call memory 12. In other words, the output P ₁ of the decoder 2 is designated by software to determine whether it is an update period or a write / read period. Whether the signal applied to the clock input CK of the counter 7 is the update signal RF or that the recording decode the output (P ₁₎ is determined by the output (P ₁₎ of the decoder (2). Therefore, the value of the counter 7 is increased one by one when the output P ₂ is input or when the update signal RF is input. That is, in the update period, only the lower address is selected by the signal RAS and the address selection signal 13 at the outputs RAS and CAS and the address selection signal 13 of the vertical and horizontal selection circuits 8 (Fig. See also 2d). When the update signal RF is input, the output RAS is output, and the update signal RF makes the address selection signal 13 low, and the output CAS is preset to be high. When the output P ₂ serving as the readout signal is generated, the delayed signal CAS and the address selection signal 13 are generated in accordance with the clock signal (FIG. 2E).

이렇게 종횡선택회로(8)의 어드레스 선택단자(13)는 하이 또는 로우가 될 수 있다. 이 어드레스 선택단자(13)가 하이 인지 로우인지에 따라 어드레스 멀티플렉서(9)는 계수기(7)를 통하여 입력된 하위 8비트 또는 어드레스 랫치(10)를 통하여 입력된 상위 8비트 중의 하나를 선택하여 등속호출 메모리(12)로 출력하게 된다. 즉, 어드레스 선택단자(13)가 로우이면 어드레스 멀티플렉서(9)는 어드레스 랫취(10)를 통해 입력된 상위 8비트를 선택하여 등속호출메모리(12)에 출력한다. 이때 종횡선택회로(8)에서는 신호(RAS)를 등속호출 메모리(12)에 출력하여 어드레스 멀티플렉서(9)에서 들어온 신호가 등속호출 메모리(12)의 종(ROW)어드레스를 지정하도록 한다. 한편, 어드레스 선택단자(13)가 하이 이면 어드레스 멀티플렉서(9)는 계수기(7)를 통해 입력된 하위 8비트를 선택하여 등속호출 메모리(12)에 출력한다. 이때 종횡선택회로(8)에서는 신호(CAS)를 등속 호출메모리(12)에 출력하여 어드레스 멀티플렉서(9)에서 들어온 신호가 등속호출메모리(12)의 횡(column)어드레스를 지정하도록 한다. 디코더(1)의 출력(P₂)이 하이 상태로 바뀌게 되면 출력(P₂)는 삼상버퍼(3)에 의해서 차단되고 컴퓨터(1)의 갱신신호(RF)가 삼상버퍼(3)를 통해 계수기(7)에 인가된다. 계수기(7)에 인가된 갱신신호(RF)는계수기(7)를 1만큼 증가시키게 되고 이는 계수기(7)에서 나오는 하위 8비트를 1만큼 증가시키게 된다. 이와같은 동작으로 등속호울 메모리(12)의 횡(column)어드레서가 1번지 만큼 증가하게 되고 메모리의 연속적인 번지 지정이 가능하게 되어 정상적인 메모리 동작을 유지하게 해 준다.Thus, the address selection terminal 13 of the vertical and horizontal selection circuit 8 can be high or low. Depending on whether the address selection terminal 13 is high or low, the address multiplexer 9 selects one of the lower 8 bits input through the counter 7 or the upper 8 bits input through the address latch 10 to equal speed. Output to the call memory 12. That is, if the address select terminal 13 is low, the address multiplexer 9 selects the upper 8 bits input through the address latch 10 and outputs the same to the constant speed call memory 12. At this time, the vertical and horizontal selection circuit 8 outputs the signal RAS to the constant speed call memory 12 so that the signal input from the address multiplexer 9 designates the vertical address of the constant speed call memory 12. On the other hand, when the address select terminal 13 is high, the address multiplexer 9 selects the lower 8 bits input through the counter 7 and outputs the same to the constant speed call memory 12. At this time, the vertical and horizontal selection circuit 8 outputs the signal CAS to the constant velocity call memory 12 so that the signal input from the address multiplexer 9 specifies the column address of the constant velocity call memory 12. When the output P ₂ of the decoder 1 changes to the high state, the output P ₂ is interrupted by the three-phase buffer 3 and the update signal RF of the computer 1 is countered by the three-phase buffer 3. Is applied to (7). The update signal RF applied to the counter 7 increases the counter 7 by 1, which increases the lower 8 bits from the counter 7 by one. By this operation, the column address of the constant velocity hole memory 12 is increased by one address, and continuous address designation of the memory is enabled, thereby maintaining normal memory operation.

이와 같은 동작으로 디코더(2) 출력(P₂)을 256번 계속 출력시켜 1섹터 256바이트를 기억 및 독출하여 하나의섹터가 기억 및 독출이 완료되면 디코더(2)의 출력(P₁)의 신호가 하이 상태가 되어 디코더(2)의 출력(P₂)은 차단되고 갱신신호(RF)가 계수기(7)이 인가되어 갱신신호가 들어올때마다 계수기(7)의 값이 증가하여 등속도 호출메모리(12)의 동작을 유지시켜 준다. 이와같은 작용으로 본 발명의 보조 기억 장치를 이용하면 보조 기억 장치의 작동속도가 컴퓨터의 정보 처리 속도에 대응할 수 있으므로 컴퓨터의 정보 처리가 매우 빠르게 되는 것이다.In this manner, the decoder 2 outputs P ₂ continuously and outputs 256 times, and stores and reads one sector of 256 bytes. When one sector is stored and read, the signal of the output P ₁ of the decoder 2 is completed. Becomes high and output P ₂ of decoder 2 is interrupted and update signal RF is applied to counter 7 so that the value of counter 7 increases each time the update signal is received. It keeps the operation of (12). In this manner, when the auxiliary memory device of the present invention is used, the operation speed of the auxiliary memory device can correspond to the information processing speed of the computer, thereby making the computer's information processing very fast.

Claims

Enter the address output signals (AD) in a well-known computer 1 to the decoder 2 and the output of the decoder 2 (P _1), a selector consisting of a 3-phase buffer 3 and the inverter 4 ( 5), through the latch 6, the output of the decoder (P ₂ ) to the counter (7) through the selector (5) and at the same time to the vertical column select logic element (8), the decoder (2) Output P _{3 is} connected to the address multiplexer 9 via the address latch 10, and the data bus 11 of the computer 1 is connected to the address latch 10 and the constant speed call memory 12. Record read signal at the same time

Is connected to the constant velocity call memory 12, and the update signal RF is connected to the vertical column select logic element 8 and the selector 5, and the address multiplexer 9 and the vertical column select logic element 8 are connected to each other. And an output memory connected to the constant velocity call memory (12), and connected to an address multiplexer (9) for the address select output (13) of the logic element (8) for vertical column selection.