KR870002157B1 - 디지탈 텔레비젼 신호 샘플링 시스템 및 수상기 - Google Patents

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Description

디지탈 텔레비젼 신호 샘플링 시스템 및 수상기

제1도는 본 발명의 한 양상에 따른 디지탈부를 포함한 텔레비젼 시스템에 대한 블럭도.

제2도는 제1도 장치의 임의 양상을 이해하는데 유용한 타이밍신호도.

제3도는 NTSC 합성 칼라 텔레비젼 신호를 제1도 장치의 표준규격에 따른 신호로 트랜스코딩할 때의 상대 샘플링 시간을 이해하는데 유용한 타이밍선도.

제4도는 원시 샘플된 신호값에 대한 신 샘플점에서의 보간을 통해 트랜스코딩으로부터 야기된 에러를 이해하는데 유용한 일반화된 파형도.

제5도는 트랜스 코딩을 포함한 본 발명의 실시예에 대한 기능적인 블럭선도.

제6도는 PAL 신호를 제1도 장치의 표준규격에 따른 신호로 트랜스코딩할 때의 상대 샘플링 시간을 이해하는데 유용한 타이밍선도.

제7도는 PAL 트랜스코딩을 위한 보간 웨이팅인자를 나열한 도표.

제8도, 제9도 및 제10도는 일반적인 방식의 보간을 통해 트랜스 코딩으로부터 야기된 에러를 이해하는데 유용한 일반화된 파형도.

제11도는 제5도의 보간 장치와 동일한 일반화된 보간장치를 도시한 블럭선도.

제12도는 PAL-13.5MHZ 트랜스코딩에 있어서 신호의 증가된 보간을 위해 채택된 일반화된 보간 장치에 대한 보다 상세한 블럭선도.

제13도는 입력신호 X를 2Y로 나누고 그 결과를 실행변수 P로 승산하기 위한 디지탈 장치에 대한 블럭선도.

제14도는 본 발명의 한 양상에 따른 일반화된 보간장치에 대한 블럭선도.

제15도는 특정한 트랜스코딩의 경우에 대한 n에서 n'로의 변환표.

제16도는 n에서 n'로의 변환기에 대한 다른 실시예에 대한 블럭선도.

* 도면의 주요부분에 대한 부호의 설명

10 : 에일리어스 방지용 전치여파기 14 : 13.5MHz 클럭장치

18 : 플립플롭 20 : 디지탈 신호처리기

24 : 등화여파기 150,704 : 계수기

502 : 클럭발생기 504 : 샘플러

508 : 기억 레지스터 510 : γ-단 계수기

512 : 동기분리기 1214 : 시프트 레지스터

1216 : 타이밍 제어회로 1218,1220,1222 : 차회로

1242,1246,1248 : 승산기

본 발명은 범세계적으로 사용되는 세계적인 텔레비젼 표준규격을 갖는 양립식 디지탈 텔레비젼 시스템 및, 여러 레이트(rate)로 샘플된 비데오 신호간에서 용이한 트랜스코딩(transcoding)을 하기 위한 장치에 관한 것이다.

겸용식 디지탈 텔레비젼의 세계적인 표준 규격에 대한 여러 특성이 고려되어져 왔다. 525-라인 60Hz(NTSC) 및 625-라인 50Hz(PAL/SECAM)의 두 시스템에 있어서, 수평 라인의 전체 지속시간 동안은 동일수의 샘플이 존재하여야 하거나, 또는 각 라인의 활성부 동안은 동일수의 샘플이 존재해야 한다고 제안 되어져 왔다. 또한 이러한 세계적인 표준 규격에 관련되는 소산 중에는, 제한된 대역폭 시스템에 적합하며, 더우기 적당한 해상도를 갖는 샘플링 주파수 및, 표준 규격이 RGB 또는 YIQ와 같은 콤포넌트 시스템과는 대립되는 합성 휘도-색도 시스템인지가 포함된다.

또한 계층식(hierarchical)인 디지탈 텔레비젼 표준 규격을 갖는 것이 바람직하다. 계층식 시스템이란 샘플을 여파하여 제거함으로써 여러 등급 또는 레벨의 상세 또는 서비스를 간단히 전송될 수 있는 시스템이다. 이와같이, 디지탈 시스템은 시네마형(cinema-type)사용에 적합한 해상도를 제공하는 매우 높은 샘플레이트로 신호가 발생하는 것을 허용할 수 있다. 이러한 해상도는 수직으로 라스터당 2000라인 및 수평으로 2000-텔레비젼 라인일 수 있다. 텔레비젼 생산소에서는 편집 목적상 표준 규격 텔레비젼 해상도보다 큰 해상도를 사용하기를 원할 수도 있지만 2000-라인 라스터에 상응한 데이타레이트로 동작할 수 있는 것보다 더 저렴한 장비를 사용하기를 원할 수 있다. 이와같이, 텔레비젼 생산소에서는 1000-라인 해상도인 제2레벨의 계통을 사용할 수 있는 장비를 사용할 수 있다. 초기에 2000-라인 해상도 레벨로 행해진 테이프 기록이 생산소에서 이용된다면, 각 라인의 여파 및 제거교대 샘플은 해상도가 1000-라인 레벨로 감소된다. 계층의 그 다음 레벨은 500-라인 해상도가 되며, 이 해상도는 가정으로 전송하기 위해 아나로그 비데오를 발생하는 텔레비젼 방송국에서 사용될 수가 있다. 텔레비젼 생산소에서 편집된 테이프는 다른 모든 샘플을 제거함으로써 방송자에 의해 500라인 해상도가 가능한 장비에 사용될 수 있다. 교체로, 텔레비젼 생산소에서는 4개 샘플중에서 3개를 제거함으로써 200-라인 해상도 테이프를 사용할 수 있다. 계층의 다음 단계는 250 라인 해상도에서 전자식 뉴스 수집용 카메라에 용융될 수 있으며, 그 다음 하워 레벨의 해상도는 관찰용으로 사용될 수 있다.

미합중국 및 NTSC 표준 규격을 사용하는 다른 나라에서 통상적으로 이러한 장비가 텔레비젼 신호를 합성형으로 처리하는데 이용될 것이라고 기대된다. 이러한 장비에서는 3 또는 4배의 색 부반송파 주파수(3XSC, 4XSC)같이 정수배인 샘플링레이트를 가지는 것이 매우 유리하다. 디지탈 텔레비젼용 색 부반송파로 고정된(locked) 샘플링레이트에 의거하는 것 같지 않게 보인다. 그러나, 고정된-부반송파의 샘플된 합성 비데오가 이러한 표준 규격이 채택될 때, 표준 규격이 채택될 때, 표준 규격의 특성을 가지도록 쉽게 트랜스 코드될 수 있다는 것이 매우 바람직하다. 십중팔구, 아마도 이러한 트랜스 코딩은 합성 NTSC 비데오의 최근접 샘플값으로부터 세계 표준 규격으로 샘플값을 보간(interpolation)하는 것을 필요로 하는 것이다. 당연히, 만일 클럭레이트가 동일하다면, 샘플도 동일하게 되며 보간도 필요없게 될 것이다. 정확한 보간은 복잡하며 보간된 각 샘플에 대한 승간 및 가산을 필요로 한다. 승산기는 특히 연산시 느리게 동작하는 경향이 있으며, 높은 비데오 데이타레이트로 연산하기 위해서는 고가인 승산기가 사용될 것이다. 샘플링 주파수에 관해, 표준 규격이 625/50 및 525/60 사이에서 겸용식이며, 계층식이며, 또한 승산기의 사용없이 부반송파 레이트의 배율로 샘플된 합성 NTSC 비데오로부터 쉽사리 트랜스코드 가능한 세계적인 텔레비젼 표준 규격을 갖는 것이 매우 바람직할 것이다.

단색 텔레비젼용 초기의 NTSC 표준 규격 수평라인 주파수는 15,750 헤르쯔이었다. 그런데 칼라 시스템의 채택으로 말미암아, 라인레이트가 4.5MHz의 음성 부반송파 주파수에 상관되도록 변화되었다. 정확한 수평라인 레이트는 CCIR이 15734.264±0.0003% Hz로 표준화한 1/286×4.5MHz이다. 최근에, FCC에서는 메가헤르쯔 단위의 색 부반송파 주파수를 계수 315/88로 정의하였으며, 라인레이트는 악 15.734.266인 부반송파 주파수의 2/455배이다. 625/50 표준 규격에서, 수평선 라인레이트는 15,625헤르쯔이다.

정확히 13.5MHz인 통상의 클럭 주파수는 625/50 시스템에서 수평 라인당 정확히 864 샘플을 제공하고 525/60 시스템에서 수평 라인당 정확히 858 샘플을 제공한다. 따라서, 13.5MHz의 샘플링 레이트(그리고 2.25MHz의 승산에 의해 이에 상관된 다른 샘플링 주파수)는 양 시스템에서 라인당 정수개의 샘플을 제공한다.

625/50 시스템에서 수평 라인의 지속시간은 64.00μs이며, 525/60 시스템에서는 악 63.56μs이다. 625/50 시스템에 대한 CCIR 표준 규격은 악 μs의 활성 라인 지속 시간의 경우에 12μs의 귀선 소거 지속 시간을 제공한다. 현 NTSC 칼라 표준 규격에 따른 귀선 소거 지속 시간은 10.9±0.2μs인데, 이런 표준 규격을 변화시키는 데에 대해 여러 제안이 행해져 왔다. 따라서 NTSC에서의 귀선 소거 지속 시간은 명확히 한정되지 않는다. 만일 525/60 시스템에서의 활성 라인 지속 시간이 50μs라고 가정한다면, 13.5MHz의 샘플레이트는 각 라인의 활성부에 대해 702 샘플을 산출한다. 그러나, 귀선 소거부 동안 발생하는 샘플의 수는 625/50 시스템의 162 샘플로부터 525/60 시스템의 156 샘플로 변화된다.

트랜스코딩 장치는 제1주파수로 샘플된 신호를 제2주파수로 클럭된 제2의 신호로 트랜스코드시킨다. 제1및 제2주파수는 이들의 계수가 정수비가 되도록 선택된다. 이러한 것은 정수개의 입력 샘플 및 신규 출력 샘플을 가지는 순환(recurrent)식 샘플 블럭을 나타낸다. 트랜스코더는 지연 소자를 사용하여 연속적으로 지연된 입력신호의 샘플을 형성한다. 감산기는 연속적으로 지연된 샘플간의 진폭차를 나타내는 차신호를 형성한다. 감산기에 결합된 승산기는 차신호를 실행 변수 피승수로 승산하여 웨이트된 차신호를 형성한다. 실행 변수는 샘플의 트랜스코딩 블럭내에서 형성되어 있는 신 샘플의 유효 위치에 상관된다. 웨이트된 차신호는 가산기에서 합산되어 신 샘플값을 형성한다. 본 발명의 적합한 실시예에서, 제1주파수 및 제2주파수의 비는 정수 M과 2의 멱승(2γ)의 비가 되도록 선택되는데, 결과적으로 이는 신 샘플의 수가 2γ인 샘플 블럭이 되며, 이로써 승산기는 시프트-및-가산형으로 유리하게 구성될 수 있다.

제1도는 본 발명에 따른 장치를 도시한 것이다. 제1도에서, 아나로그 적(R), 녹(G) 및 청(B)신호는 수평 동기신호(H)와 함께 텔레비젼 카메라와 같은 신호원(도시되지 않음)으로부터 공급된다. H신호는 계수기(150)의 인에이블 입력에 인가되며, 한편 라인상의 R, G 및 B신호는, 출력 신호에서 에일리어스(aliase)의 출현을 방지하도록 대역폭이 제한되는 에일리어스 방지용 전치여파기(anti-alias prefilter)(10)에 인가된다. 대역 제한된 R, G 및 B신호는 아나로그-디지탈 변환기(ADC)(12)에 인가되는데, 이 변환기 내부에서, 분리된 R, G 및 B신호는 클럭 발생기(14)로부터 인가된 클럭 신호의 제어하에서 13.5MHz 레이트로 샘플 및 양자화된다. ADC(12)는 출력 단자에서 각 신호에 대해 다중 병렬식 채널 또는 단일 직렬식 채널의 형으로 R, G 및 B신호를 발생할 수 있다. 도시된 실시예에서는 8개의 병렬 라인이 각 신호에 대해 사용된다.

이들 신호는 ADC(12)로부터 샘플이 통과할 수 있도록 플립플롭(18)에 의해 인에이블될 수 있거나, 또는 블럭(20)으로 도시된 또 다른 디지탈 신호 처리 장치로 신호가 통과하는 것을 방지할 수 있는 게이트(16)에 인가된다. 디지탈 신호 처리 장치(20)는 본 발명의 일부를 형성하지 않으며 디지탈모드로 수행하는 것이 바람직한 어떤 임의 기능을 가지고 있다. 예컨대, 디지탈 신호 처리는 테이프 기록, 테이프 편집, 칼라 제어 또는 혼합, 또는 다른 특별한 효과를 포함할 수 있다.

또한, 디지탈 신호 처리 장치는 단순히 디지탈 신호를 원거리 위치로 전송 채널일 수도 있다. 신호 처리후에, 이 신호는 더 이상 디지탈형이어야 할 필요가 없으므로 의사(quasi)-아나로그 샘플이 발생되는 디지탈-아나로그 변환기(DAC)(22)에 인가된다. 이로써 발생된 의사-아나로그 신호는 적당한 아나로그 비데오를 생성하도록 여파하거나 평탄하게 하기 위한 동화 여파기(equalizing flter)(24)에 인가된다.

본 발명의 한 양상에 의하면, 게이트(16)는 활성 라인을 규정하도록 인에이블되며 각 활성 라인동안 정확히 704개 샘플 신호가 디지탈 신호 처리기(20)를 통해 유출입되도록 제어된다. 필요한 타이밍 제어는 플립플롭(FF)(18), 계수기(150) 및 계수기(704)에 의해 제공된다. 각 수평 라인의 시작을 한정하는 H동기신호(204)는 계수기(150)의 인에이블 입력에 인가되며, 이것의 또 다른 입력에는 발생기(14)로부터 13.5MHz의 클럭 신호가 인가된다. 계수기(150)는 150개 클럭 또는 샘플 펄스를 계수이며, 이러한 시간 기간의 종료시에 계수기(150)의 리셋트 입력, 계수기(704)의 인에이블 입력단자 및 게이트(16)를 인에이블시키기 위해 FF의 Q출력을 고레벨로 진행시키는 FF(18)의 셋트 입력단자에 인가되는 출력 펄스를 발생하여 샘플 통과를 시작한다. 계수기(704)는 게이트(16)을 통해 유출입하는 샘플과 동기로 계수하기 시작하며, 정확히 704개 샘플이 계수될 때, 계수기(704)는 계수기(704)를 리셋트시키며 또한 Q출력을 0으로 리셋트시키기 위해 FF(18)의 리셋트 입력에 인가되는 출력 신호를 발생시킴으로써 게이트(16)가 디스에이블되어 다른 샘플의 통과를 방지하여 활성 기간의 종료를 한정짓는다.

제1도의 타이밍 장치의 동작과 525/60 및 625/50 동작 사이의 차이점이 제2도에서 보다 명확히 도시된다. 제2b도에서 클럭 샘플(202)이 척도(Scale)에 관계없이 도시된다. 제2b도에서 15734.266의 명목 레이트의 수평 동기 펄스(204)가 도시된다. 수평 라인의 시작부에 해당하는 시간 to에서 시작하여, 계수기(150)는 제2c도에 도시된 바와같이 시간 t150까지 계수하며, 시간 t150에서 게이트(16)를 통해 샘플의 게이팅을 시작하며 제2α도에 도시된 바와같이 시간 t854까지 계수하는 계수기(704)를 인에이블시키는 출력 펄스를 생성시킨다. 제3e도는 시간 t858에서 시작하여 발생하는 그 다음 후속수평 동기 신호까지의 잔여 시간을 도시한 것이다. 제2e도에 도시된 지속 시간으로 한정된 귀선 소거 기간의 두번째 부분은 4개 샘플이다. 제2f도는 15,625헤르쯔의 명목레이트로 발생하는 수평 동기 신호를 도시한 것이다. 계수기(150)의 계수 지속 시간이 제2g도에 도시되고 또 계수기(704)의 계수 지속 시간은 제2h도에 도시되며, 시간 t854에서 첫번째 경우처럼 종료된다. 그러나, 귀선 소거 시간은 지금보다 길어져 싸이클을 다시 시작하도록 이제 다음 수평 동기 신호가 발생하는 시간인 시간 t854로부터 t864까지 연장된다.

기술된 시스템에서의 활성 기간이 704 샘플로 한정되므로 나머지 기간은 귀선 소거로 한정된다. 계수기(150)의 150-계수는 실질적으로 시스텝의 입력이 525/60 신호원으로부터 나온 것일 때 발생할 모든 귀선 소거 기간을 한정한다. 이러한 신호원과 더불어, 150-계수기에 의해 한정된 이러한 귀선 소거 기간부는 계수기(704) 및 FF(18)를 리세트시키는 시간 t854와 그 다음 후속하는 수평 동기 펄스의 시간 t0 후에 발생하는 귀선 소거 기간부보다 더 길다. 따라서, 귀선 소거 기간의 제1부는 각 H동기 펄스 후에 발생하며, 계수기(150)에 의해 한정된다. 귀선 소거 기간의 제2부는 활성 라인후에 시작하여 그 다음 후속하는 동기 펄스까지 연장된다. 결과적으로, 각 라인동안 발생하는 귀선 소거 기간의 제2부의 지속 기간은 신호원 표준 규격에 의해 정의된 바와같이 수평 라인의 지속 시간에 좌우되어 변화할 것이다.

숫자 704의 의미는 2의 멱승수 즉, (704=2₆×11)로 표현된다는 사실로부터 유래된 것이며, 결과적으로 6계층 레벨을 유지할 수 있다. 또한 라인당 704 샘플은 625/50 시스템에 대한 귀선 소거 기간이 충족되게 하며 NTSC 귀선 소거 기간중 특정 제한값에 거의 일치한다.

제1도의 장치는 신호원 동기화가 625/50 또는 525/60 표준 규격에 해당할 수도 있으며 입력 신호가 아나로그인 본 발명에 따른 디지탈 신호 처리 시스템을 도시한 것이다. 그러나, 여러 경우에 있어서, 또 다른 디지탈 시스템으로부터 제1도의 장치와 관련하여 기술된 표준 규격으로 트랜스 코팅하는 것이 바람직하다. 예컨대, 미합중국 및 다른 나라에서 표준 클럭킹레이트가 4×SC와 같은 부반송파 레이트의 배율에 근거한 디지탈 비데오 시스템을 가지는 것이 바람직한 것으로 언급되어 왔다. 기술된 바와같이, 숫자 704의 장점은 합성 NTSC 디지탈 표준 규격과 제1도에 관련하여 기술된 일반적인 또는 세계적인 표준 규격간에서 용이한 트랜스 코팅을 허여하는 점이다.

4×SC로 샘플된 합성 NTSC 텔레비젼 신호에서, 910개 샘플이 각각 완전한 수평선동안 발생한다. 그러나, 샘플중 754개는 활성부 동안 발생하는 반면 나머지 156개는 귀선 소거 기간동안 발생한다. 본 발명의 또 다른 양상에 따른 트랜스코딩을 달성하기 위해서는, 각 라인의 활성부마다 748개 샘플이 필요하다. 숫자 748은, 세계적 시스템에서의 샘플수(704=16×44)와 더불어 44의 공통인수(748=14×44)를 가지고 있기 때문에 선택된 것이다. 이것은 바로 어느 한 시스템의 각 수평 라인이 44개 트랜스코딩 블럭으로 나누어질 수 있으며 이들중의 하나는 블럭당 17개 샘플을 포함하여 반면 다른 것은 블럭당 16개 샘플을 포함한다는 것을 의미한다. 제3도는 바로 이러한 조직을 관찰하는데 도움이 된다. 제3b도의 라인 길이는 16단위이며, 각각의 표시는 샘플 시간을 나타낸다. 제3b도의 블럭에 도시된 16개 샘플은 세계 디지탈 표준 규격에서 수평 라인의 활성부 동안 순차적으로 발생할 수 있는 44개의 동일 블럭중의 하나에 해당한다. 제3a도에 도시된 샘플의 블럭은 제3b도에 도시된 블럭과 거의 동일한 지속 시간을 점유한다. 그러나, 제3a도의 샘플의 블럭은 16개보다는 17개 샘플을 가진다. 그럼에도 불구하고, 제3a도에 도시된 바와 같은 샘플의 44개 블럭은 제3b도에 도시된 샘플의 44개 블럭과 동일한 시간내에서 발생된다는 사실을 이해할 수 있다. 비교적 작은 블럭으로 분할될 수 있도록 샘플의 전체 숫자를 선택하므로써, 트랜스코딩에 필요한 신호 처리의 양은 많이 감소될 수 있다. 디지탈 신호가 제3a도에 도시된 레이트로 샘플되어 이용될 수 있다고 가정할 때, 제3b도의 클럭킹 시스템에 따른 신호를 발생하기 위해서는 어떤 보간이 필요함은 명백할 것이다. 예컨대, 제3b도의 7번째 샘플은 제3a도의 7번째와 8번째 샘플의 거의 중간에 있다. 결과적으로 7번째의 3b샘플값은 근사적으로 3a에서와 같이 클럭된 유입신호의 7번째와 8번째 샘플 위치에 있는 신호의 평균값이 될 수 있다. 동일하게, 제3b도의 두번째 샘플(샘플번호 1)은 제3b도의 두번째 샘플(샘플번호 1)에 거의 일치하며, 그것의 값은 샘플번호 1과 2에서의 값간의 차의 1/16과 제3a도의 샘플 1에서의 신호값과 같은 것으로 산정될 수 있다. 일반적으로 말하자면, n번째 선형 보간된 출력 샘플값 g'n은

에 의해 결정된다. 여기서 n은 0부터 16까지의 범위이고 발생되고 있는 새로운 샘플의 샘플번호를 나타낸다. 본 발명의 트랜스코딩 특성은 인수 17/16이 작은 정수의 비이고 이 비의 분모가 2의 멱승이라는 사실을 이용한 것이다.

제4도의 파형 f_(t)에 따라서, fn의 주파수 F₁인 4×SC의 레이트에서의 샘플값에 대한 결과값이라고 하자. 연속적인 샘플값을 연결하는 직선은 아나로그 파형 f_(t)에 대한 근사 직선값을 나타내며, g_n'으로 표시된 샘플은 13.5MHz(F₂)의 클럭레이트로 보간된 샘플을 나타낸다. 방정식(1)에 의해 정의된 연산은 두번의 가산과 한번의 승산으로 이루어진다. 승산 인수중의 하나는 분수

이며, 여기서 n은 작은 정수이다. 비록, 2진수의 승산이 복잡하고 시간이 많이 소요되는 연산이지만, 2에 의한 제산은 시프트 레지스터에서 1비트를 이동시키므로써 쉽게 얻어진다. 임의 2진수, 예를들어, 234₁₀=11101010₂는 최상위 비트의 좌측에 0을 부가하고 최하위 비트를 삭제하므로써 2로 간단히 나누어질 수 있다. 그 결과는 이전 수의 절반인 01110101₂=117₁₀이 되어 원래 8비트 정도에서 7비트 정도로 된다. 따라서, 승산 인수 즉 7/16에 의한 샘플값의 승산은, 제각기 원 샘플값의 4/16S 및 1/16S를 얻도록 원 샘플값 S를 정수 2로 네번 연속 나눔으로써 이루어질 수 있다. 그때 그 값의 7/16배는 두번의 연속적인 가산으로 얻어진 값을 더한 것(4/16S+2/16S+1/16S)으로써 얻어진다. 따라서, 디지탈형으로 된 임의수는 4번의 연속적인 시프트와 세번가지의 연속적인 덧셈에 의해 인수 n/16으로 곱해질 수 있다. 이러한 기술은 임의의 정수 r에 대해 임의 곱셈인수 n/2^r로 일반화될 수 있다.

상술한 기술에 의한 근사 직선은 보간 처리에서 에러가 발생될 수 있다. 제4도에서의 에러는 샘플점 g'_n의 시간 n에서의 곡선 파형 f_(t)의 값과 f_n+1과 f₁사이의 직선(410)상의 점간의 차에 해당된다. 보간된 결과가 입력파형과 동일한 레벨수로 양자화될 때 특히 이 에러는 작시질 수 있다. 이 에러는 입력 파형의 최대 요상(concavity)점에서 가장 커지는 경향이 있으며 요상의 안쪽으로 향한 방향에 있다. 이러한 에러는 평평한(일정한 레벨의) 화상영역 또는 직선으로 변하는 화상 영역에서 발생하는 것이 아니라, 변화하는 기울기(slope)(요상으로 올라가거나 내러간)의 근처에서만 발생한다. 따라서 보간에러는 높은 정의역 또는 급변하는 엣지에서만 생길 것이다. 이러한 에러의 주 영향은 요상을 감소시키거나 화상 엣지를 부드럽게 하는 것이다.

원래의 샘플값 f_n이 유래된 아나로그 근사선f_(t)에서의 요상 때문에 생긴 보간 에러는 둘 대신에 셋 또는 네개의 샘플을 사용하는 것과 같이, 보다 많은 서라운딩점으로부터 그러진 정보를 사용하므로써 상당히 감소될 수 있다. 이것은 제각기 샘플점 f_n-1과 f_n사이에 그리고 f_n+1과 f_n+2사이에 형성된 근사직선의 연장선(412 및 414)을 사용하므로써 달성된다. F₂클럭레이트로 신 샘플 g_n'의 발생 시간 n이 한 블럭의 샘플의 시작부에서의 샘플 f_n의 시간 또는 한 블럭의 샘플의 종료부에 가까운 샘플 f_n+1의 시간 부근에서 일어난다는 것을 알게 되면, 시간 n에서의 신 샘플의 실제값 g_n을 결정하는데 있어서 근사값 g"_n또는 g'''_n에 주어질 웨이트(weight)는 샘플 f_n또는 f_n+1에 대한 샘플 g_n의 근사 시간에 좌우될 것이라는 사실이 명백해질 것이다. 제3 및 4도에서, 한 블럭의 샘플내의 각 신 샘플값 g_n이 현존 샘플 f_n에 대해 1 대 1로 대응하여 결과적으로 제4도에 도시된 바와같이 신 샘플의 숫자는 이전 또는 입력 샘플 f_n의 숫자에 해당한다.

g"_n의 값은 입력 샘플 f_n의 공지된 값과 샘플 f_n과 f_n-1간의 차의 증분부를 더한 것과 같은데, 이러한 이유는 증분부가 n-1과 n 사이 또는 n과 n+1 사이이든간에 동일하기 때문이다. 따라서,

동일하게, 연장선(414)상에 있는 g"_n의 값은 1에서 g"n을 결정하기 위해 사용된 증분값을 뺀 값으로 곱해진 f_n+1과 f_n+2간의 샘플값 차를 공지된 f_n+1값에 더하므로써 결정될 수 있다. 즉, g_n'''은 다음 식이 된다.

신 샘플 g_n이 f_n의 시간 가까이에 있을 경우에는, g"_n값이 근사값을 형성하기 위해 결정된 g_n에 임의 웨이팅이 더해질 수 있으며, 또 g_n이 f_n+1의 시간 가까이에 있을 경우에는, g_n''' 값이 g'_n값에 임의 웨이팅이 더해질 수 있음을 명백히 알 수 있을 것이다.

g_n이 f_n에 더 가까울 경우(n=0. 1…7의 경우), 신 샘플값 g_n에 대한 양호한 근사식은

이며, g_n이 5_n+1에 더 가까울 경우(n=91, 10, 11…15의 경우)에는

가 된다.

예컨대, n=8의 경우에는, 방정식(4) 및 (5)로부터 얻어진 결과 g_n은

을 얻도록 평균된다.

방정식(4), (5) 및 (6)이 승산값의 합이며, 이 승산값은

의 형이라는데 주목해야 할 것이다. 결과적으로, 함수 f_(t)의 자승법칙 또는 포물선형 근사값 g_n은 선형 보간의 경우처럼 연속적인 2의 제산과 합산 연산으로써 이루어질 수 있다.

점 f_n에서 f_(t)에 접히는 직선 아래의 f_(t)의 요상 때문에, n과 n+1 사이의 간격 중심부 가까이에 있는 g'_n과 g_n" 사이의 보간된 g_n값은, 아마 f_n값을 산출하기 위해 샘플되기 전에는 f_(t)의 실제값보다 약간 더 크게 될 것이다. 따라서, 상술된 자승법칙의 보간 처리로 생긴 에러는 변화를 증강시키는 방향에 있으며, 이것은 텔레비젼 화상에서의 과도부 또는 엣지를 증강시키는 데에 대해서 커다란 영향을 미칠 것이다.

제5도는 상술된 처리에 따라 자승법칙의 보간을 수행하는 장치를 도시한 것이다. 제5도에서 클럭 발생기(502)에 의해 발생된 클럭 주파수 F₁및 F₂의 관계는

로, 이것은 기술된 바와같이, 각 라인에서의 샘플 시간을 양 종단에서 동시에 발생하는 샘플을 갖는 보간 블럭 또는 그룹으로 나눌 수 있는 능력을 갖게 한다. 합성 아나로그 칼라 텔레비젼 신호 f_(t)는 샘플러(504)에 인가되는데, 이 샘플러는 입력 아나로그 신호를 순환식으로 샘플하여 그 샘플을 샘플당 M비트로 양자화시키도록 ADC(506)에 대해 충분한 지속 시간동안 그 샘플을 보유한다. 공지된 바와같이, M비트는 병렬 라인상에 동시에 또는 단일 라인상에 직렬로 일어날 수 있다. M비트의 각 샘플은 하나의 샘플값 f_n을 나타낸다. 여러 샘플 f_n(f_n-1, f_n, f_n+1, f_n+2와 같은)은 여러 근사점 g_n', g_n", g_n''' 및 그리고 궁극적으로는 g_n이 계산될 수 있도록 이용되는 레지스터(508)에 연속적으로 기억된다.

샘플의 블럭과 여러 계산값과의 동기화는 분리기(512)에 의해 아나로그 입력신호 f_(t)로부터 유출된 수평 동기 신호에 의해 달성된다. 분리된 동기 신호는 H동기, 귀선 소거, 재구성된 색부반송파 등과 같은 것을 포함한다. 동기 신호는 블럭(526)으로 도시된 동기 장치에 인가되며, 이것은 색 부반송파에 상관된 신호를 클럭 신호 발생기(502)로 전송하여 샘플링 클럭 F₁의 주파수를 4×SC로 고정시킨다. 동기 블럭(526)은 또한 계수기를 리셋트하는 r-단 계수기(510)로부터 전체 N계수를 하는 표시하는 신호를 수신한다. 동기 블럭(526)은 또한 각 수평 라인의 활성부의 시작까지 계수기(510)의 또한 각 수평 라인의 활성부의 시작까지 계수기(520)의 인에이블링을 지연시킨다. 제5도의 장치에서, 4×SC에 상관된 샘플레이트로부터의 보간에 의해 트랜스 코딩을 용이하게 하기 위한 세계 디지탈 표준 규격과 관련하여 상술된 바와같이 샘플레이트가 선택되어서, 방정식(7)에서의 숫자 r을 알게 되며 예컨대 16개 신 샘플 g_n및 17개 구 샘플 f_n의 순환 보간 블럭 길이를 산출하는 r=4와 같은 값일 수도 있다고 가정되어 왔다. 계수기(510)는 동기 장치(526)로부터 블럭의 시작 신호를 수신하도록 결합되며 F₁클럭 펄스를 순환식으로 계수하여 n의 현재값을 나타내는 병렬 디지탈 신호를 라인(514)상에 생성하는데, 이 예에서는 n의 현재값이 0에서 15까지의 범위일 수 있다. 계수기(510)는 또한 n=N의 각각의 주기적인 전체 계수 후에 동기 장치(526)에 의해 언급된 바와 같이 0으로 리셋트된다. 도체(514)상의 n의 현재 값은 라인(514)상의 신호에 의해 어드레스되는 조사표(look-up table)(516)에 인가된다. 각 메모리 영역에서, f_n부근의 샘플이 특정값에 대한 계산에 사용될 것인지에 관한 정보가 기억된다. 이 정보는 방정식(1), (2) 및 (3)에 따른 n 값에 대해 표(516)에서 기억된 명령에 의해 결정된 바와같이 g_n', g_n" g_n'''이 계산되는 계산 처리기(518)에 결합된다. 이러한 계산은 설명된 바와같이, 여러 f_n값을 2로 연속적으로 제산하고 기억된 명령에 따라 여러 제산의 결과를 합산하므로써 수행된다.

반올림(rounding-off)으로 인한 여러는(M+r) 비트를 갖는 시프트 레지스터에서 2로의 제산과 가산을 달성하도록 시프트시키므로써 최소화될 수 있다. 계산 처리기(518)에서 계산된 g_n', g_n" 및 g_n''' 값은 기억 레지스터(520)에 연속적으로 로드되어 방정식(4), (5), (6)을 만족시키는 특정값 n에 대해 레지스터(516)로부터의 명령에 따라 g_n값이 계산되는 또다른 계산(522)에 이용될 수 있다. g_n의 계산후, 최하위 비트가 드럼되어 M비트 출력으로 귀환되며, g_n은 버퍼(524)로부터 클럭되고 트랜스코드된 신호를 형성한다.

본 기술 분야에 숙련된 기술자는, 세계 표준 규격의 콤포넌트 시스템이 도시된 바와 같은 RGB보다는 YIQ 즉 Y, (B-Y), (R-Y) 또는 다른 성분을 사용할 수도 있음을 명백히 알 수 있을 것이다. 또한, 계수기(150)에 의해 정의된 귀선 소거 기간의 지속 시간이 동기 신호에 상관된 소정의 지속시간 및 위치로 조정될 수도 있음을 명백히 알 수 있을 것이다.

지금까지 설명된 보간 장치는 샘플링 주파수비 F₁/F²=M/2_r(여기서 M=(2_r+1)에 상관된 신호의 보간에 의한 트랜스코딩에 관한 것으로서, 이를 통해 한 블럭 샘플의 지속 시간에 걸쳐 제3도에 도시된 바와같이 F₂샘플이 연속적인 F₁샘플 사이의 분리 시간과 점진적으로 스텝된다. 설명된 특정예에서, 주파수비 F₁/F₂는 4×SC/13.5MHz의 비로 결정되며, 이것은 실제 35/33의 비에 해당되며 r=4의 값에 대해 방정식(7)과 일치하도록 17/16의 비로 근사화된다. 이로써 연속적인 시프팅과 가산에 의한 보간의 장점을 갖게 되는 것이다. 이러한 시프팅 및 가산에 의한 보간의 장점을 갖게 되는 것이다. 이러한 시프팅 및 가산에 의한 보간의 장점은, 분자가 정수 1만큼 분모와 다른 경우로 제한되는 것이 아니라, M 및 2_r이 공통인수를 가지지 않는 한 임의의 정의 정수 M 및 r에 대해서 실현될 수 있다는 점이다.

프레임당 625 라인, 50Hz 프레임레이트 및 13.5MHz로 제안된 세계 표준 규격에서의 PAL 신호간의 트랜스코딩은 이러한 부가적인 방법을 통한 보간에 의해 성취될 수 있으며 보간 에러가 감소될 수 있다.

제4도에 도시된 바와같이, 시간 n과 n+1 사이의 기간의 좌반부에 있는 신 샘플 g_n에 대해 보간된 값은 다음과 같은 방법으로 결정된다.

첫째, 입력 샘플 f_n및 f_n+1은 제각기 시간 n 및 n+1에 발생한다. 둘째, 진폭차는 f_n-1과 f_n사이 및 f_n과 f_n+1사이에서 결정된다. 셋째, 진폭차는 샘플 블럭내에 있는 문제의 샘플의 상대 시간 위치에 따라 가중된다. 넷째, 각각의 웨이트된 진폭차중의 하나는 f_n과 f_n-1사이에서 선형으로 보간된 한 샘플 및 f_n-1과 f_n사이의 영역으로부터 선형으로 외삽된(extropolated) 또다른 샘플을 형성하도록 f_n의 값에 더해진다. 선형으로 보간된 그리고 외삽된 샘플은 f_n에 대한 그들의 유사성에 따라 다시 웨이트 및 합산되어 보간된 값을 산출한다. n과 n+1 사이의 기간의 두번째 즉 우반부에서 해당 구조는 점 f_n, f_n+1및 f_n+2에 적용된다. 따라서, 제4도와 관련하여 설명된 보간 구조는 각각의 보간된 샘플값을 결정하도록 데력 신호의 세개의 샘플을 사용한다. 또한 언급한 바와같이, 임의의 정의 정수 M 및 r에 대해 개선된 보간을 얻기 위해서 4개의 일력 샘플점을 동시에 사용할 수 있다.

임의의 정의 정수 M 및 r을 사용하는 일반화된 트랜스 코딩 구조는 예컨대 상기에서 제안된 세계 표준규격에 따라 625/50 PAL로부터 13.5MHz로 샘플된 신호로 트랜스 코딩할 때 사용된다. 이러한 트랜스 코딩의 경우에, PAL 신호는 각각의 완전한 수평 라인에 대해 1135.0064 샘플을 생성하도록 4×SC로 샘령될 수 있다. 이러한 샘플은 필드(field)당 정확히 1135 샘플로 정당화 또는 감소될 수 있으며 결과적으로 생겨난 에러는 단지 화상 구조에서의 0.16%의 스큐(Skew)에 불과하다는 사실은 공지되어 왔다.

세계 표준 규격 라인당 864 샘플과 PAL선 라인 1135샘플의 비는 1135/864=1.316574이다. 이 수치는 지수 21/16=1.3125와 거의 일치한다. 결과적으로, 세개 표준 규격 13.5MHz에서의 704 샘플의 활성 라인은 활성 화상에 걸쳐 정확히 44 블럭을 갖는 샘플의 각 블럭에서 4×SC의 21개 입력 샘플을 13.5MHz의 16개 출력 샘플로 변환시키므로써 4×SC PAL로부터 나온 샘플로 채워진다. 이러한 트랜스 코딩에 관련된 근사값의 결과는 구조에 있어서, (21/16)(864/1135)=0.9991186의 정확도를 갖는데, 이같은 0.1퍼센트 미만의 신장형의 구조적인 왜곡을 나타낸다. 1% 미만의 수평 또는 수직 왜곡을 나타내는 화상의 조작은, 그것이 카메라 및 키네스코프와 배열될 수 있는 오차의 한계에 가까우므로, 일반적으로 허용될 수 있는 것으로 생각된다. 트랜스코딩에 관계된 근사값에 의해 생긴 왜곡은 이러한 한계보다 훨씬 작아서 허용 가능하다.

상술된 바와같이, NTSC를 세계 표준 규격으로 변환시키는 데에 포함된 샘플의 각 트랜스코딩블럭 내에서, 각 신 샘플 g_n의 위치는, 일정한 진행 형태로 각 블럭의 시작부에서 g_n이 f_n과 동시에 발생하며, 시간이 증가함에 따라 샘플의 트랜스코딩 끝부분에서 g_n이 f_n+1과 동시에 발생할 때까지 g_n이 연속 샘플 f_n및 f_n-1을 가로질러 또는 그 사이를 일방적으로 이동하는 그러한 진행 형태로 입력 샘플간의 분리 시간과 단계적으로 달라진다. 이러한 일정한 진행 형태는 방정식(7)의 분자에 있는 부가 숫자 1로부터 생긴 결과이다. 여기서 이 분자는 M으로 지칭된다. PAL 신호의 경우에, M은 분모와 1이상만큼 차이가 난다. 특히, 시계 표준 규격으로의 PAL의 트랜스코딩의 경우에 있어서는, 계수는

가 될 수 있으며, 여기서 분자 M은 21에 해당하고 분모의 값 16과는 5만큼 차가 난다. 이러한 차에 대한 물리적인 의미는 각 트랜스 코딩 블럭내에서 입력 신호의 21개 샘플이, 16개의 새로이 트랜스코드된 샘플이 생성되는 기간내에서 발생한다는 것이다. 이러한 장치를 제6도에 도시한다. 제3도의 경우처럼, 라인 b의 길이는 하나의 보간 블럭에 대한 지속 시간을 나타내며, 샘플 시간을 나타내는 16개 위치로 분할된다. 도트 a는 입력 신호의 샘플 시간을 나타낸다. 차 M-2^r은 첫번째 물리적 의미와 공존하는 두번째 물리적 의미를 갖게 된다. 이 두번째 물리적 의미는 각 신 샘플(제6도의 라인 b상에 있는 점)이 이전 위치로부터 인터샘플(itersample)기간의 (M-2^r)/16 또는 5/16인 시간 위치에 있는 입력 샘플(a) 사이에 있다는 것을 주목하므로써 제6도와 관련되어 설명할 수 있다. 예컨대, 샘플점 0은 동시에 발생하고 신(b)샘플점 1은 입력(a) 샘플점 1과 2사이인 5/16에서 발생하며, 신 샘플점 2는 (a) 샘플점 2와 3사이인 진로의 5/16+5/16=10/16에서 발생한다. 동일하게 신 샘플점 4는 입력 샘플 5와 6사이의 지속 시간을 따라 (15/16+5/16)-1=20/16-16/16=4/16인 시간에서 발생한다. 신 또는 출력 샘플 5는 입력 샘플 6과 7사이의 4/16+5/16=9/16에서 발생하며, 신 샘플 6는 입력 샘플 7과 8사이의 시간 9/16+5/16=14/16에서 발생한다. 제7도에서는 제6도에서 발생하는 모든 위치를 목록으로 만든 것이다. 입력 샘플 4-5, 8-9, 12-13 및 16-17의 사이인 시간에는 아무런 신 샘플도 존재하지 않는다. 제15도에서 r=4, M=2+5의 트랜스코딩에 대한 등가 정보가 목록으로 만들어져 있다.

g_n에 대한 근사값을 형성할 때(새로운 값이 산정됨) 제4도와 관련하여 설명된 보간은 연속 입력 샘플 f_n사이에 있는 기간의 제1절반부에서 제1셋트의 함수 및 그 기간의 제2절반부에서 제2웨이팅 함수에 의해 웨이트된 g_n'을 사용한다. 이것은 어떤 조건하에서는 보간이 허용될 수 있지만, 이 각 인터샘플 기간 전체에 걸쳐 웨이트된 산정값 g_n', g_n" 및 g_n'''의 평균을 취하므로써 보다 양호한 근사값(보다 낮은 에러)을 얻을 수 있다. 이러한 평균은

이며,

여기서 n'=[(M-2^r)×n] (모듈로 2^r)……………………………(10)

n'의 물리적 의미는 입력 샘플 a에 상관된 신 샘플 b의 위치에 관계된다. 제6도에서,

n'=(21-16)n 모듈로 16=5n 모듈로 16…………………………(11)

이며, 이것은 각 신 샘플 n에 대해, n'의 값이 상기 언급된 바와같이 16에서 5부분 만큼 증가한다는 것을 의미한다.

제8도에 도시된 바와같은 방정식(12)의 g_n에 대한 근사값은 점 f_n, f_n+1을 통과하는 포물선을 나타낸다. 도시된 바와같이, 상기 포물선은 4개의 점 f_n-1, f_n, f_n+1, f_n+2를 통과하는 3차곡선(third-order curve)보다도 피크 형태가 된다.

다른 보간 구조가 제9도에 도시된다. 제1포물선(900)은 점 f_n-1, f_n및 f_n+1을 통과하고 제2포물선(902)은 점 f_n, f_n+1및 f_n+2를 통과한다.

이 포물선들은 다음 방정식으로 정의될 수 있다.

샘플 f_n의 시간 n과 샘플 f_n+1의 시간 n+1 사이의 신 샘플 g_n을 보간할 때, 상술된 바와같이, 그 기간의 제1절반부에서 방정식(12) 및 제2절반부에서 방정식(13)을 사용할 수 있으며, 더불어 중간점에서는 이 두 방정식의 평균을 사용할 수 있다. 한편, 전체 기간에 걸친 평균은 즉 방정식

이 된다.

연속샘플 fn 사이에서 보간된 신샘플 gn값에 대한 또 다른 근사값은 그 기간의 시작부가까이에서 방정식(12)를 더욱 크게 웨이트시키고 그 기간의 끝부분 가까이에서 방정식(13)을 더욱 크게웨이트시키므로써 이루어질 수 있는데, 이에 대한 방정식은

이다.

제10도는 방정식(9) 및 방정식(14)에 의해 설명된 보간 근사법에 의해 결정된 바와 같은 신 샘플 g_n값 사이의 차이를 일반적으로 도시한 것이다. 곡선(1009)은 방정박(9)에 따른 포물선의 형태를 가지며, 점곡선(1014)은 방정식(14)에 따른 포물선의 형태를 가진다. 곡선(1009)은 비교적 급격히 굴곡되며 즉 점 f_n-1및 f_n+1아래로 떨어지는 반면, 곡선(1014)은 덕 급격하게 굴곡되며 이들 점 위에 놓여 있다. 보간이 과도 증가를 제공함으로써 덜 "흐린(soft)" 또는 더 "뚜렸한(crisp)" 모습을 나타내는 화상을 제공하도록 배열될 수 있다는 사실이 언급되어 왔다. 방정식(9)을 사용한 보간은 방정식(14)에 따라 설정된 것과 비교하여 급요상의 영역에서 뚜렷함을 증강시키는 신 샘플을 제공한다.

방정식(4내지 6) 및(9내지 14)은 점 f_n및 f_n+1을 통과하는 공통 특성을 가지며 4개의 샘플점 f_n-1, f_n,f_n+1및 f_n+1의 급 또는 적의 합을 표시하는 자승법칙(또는 고차수) 보보간을 나타내며 여기서 P가 0과 2^r+1사이의 범위인 정수인 경우 그 승수는 P/2^r형태를 취한다. 그러므로 본 발명의 실시예는 연속적인 시프트 및 가산에 의한 이러한 대수 연산(algorithm)을 수행할 수 있으며, 이는 빠른 속도로 용이하게 수행된다.

제11도에 따른 회로 장치는 상기에 설명된 일반적인 형태의 트랜스 코딩을 수행하는데 사용될 수 있다. 제11도에서, 제5도의 소자와 상응하는 소자는 동일 참조번호로 표시된다. F₂레이트의 클럭펄스는, 2^r-1의 최종 계수에 도달될때 PAL 신호의 경우에는 15에서 리셋트) 타이밍 제어(1104)에 의해 0으로 리셋트되는 r-단-계수기(510)에 누산된다. r-단 계수기(510)로부터의 각 n값에 대해서, ROM 명령 레지스터(516)는 기억 레지스터(508)에 현재 기억된 f_n값으로부터 g_n', g_n" 및 g_n''' 값을 계산하는데 적합한 명령을 선택한다.

제12도는 4×SC(악 17.7MHz)로 샘플된 PAL 신호를 13.5MHz로의 신호로 트랜스코딩을 하기 위해 채택된 일반화된 트랜스코딩의 한 실시예에 대한 보다 상세한 블럭선도이다. 아나로그 PAL 합성신호 f_(t)는 입력단자(1210)를 통해 블럭(1212)으로서 도시된 전치 여파기인 17.7MHz의 샘플러 및 ADC에 인가된다. 블럭(1212)내에서의 샘플링은 F₁클럭에 의해 제어된다. 블럭(1212)의 출력은 라인상에서의 복수개의(여기서는 8개) 병렬신호 전송용 채널이며, 이들 중의 하나는 최상의 비트(MSB)를 나타내고 또 다른 하나는 최하위 비트(LSB)를 나타낸다. 이들 라인상의 신호는 블럭(1214)내에 있는 동일수의 시프트 레지스터에 병렬로 또는 동시에 인가된다. LSB 및 MSB에 대한 시프트 레지스터만이 블럭(1214)내에 도시되어 있다. 시프트 레지스터(1214)의 클럭킹은 블럭(1216)으로 도시된 타이밍 제어회로에 의해 생성된 타이밍 신호에 의해 제어된다. 타이밍 회로(1216)는 F₁클럭펄스 이외에, 입력 PAL 신호에 관계되는 임의 동기정보를 수신하므로 입력신호의 처리는 활성 비데오로 시작하는 트랜스코딩 블럭에서 발생하도록 동기화될 수 있다. 시프트 레지스터에서의 가장 새로운 신호는 f_n+2에 해당하고 가장 오랜된 신호는 f_n-1에 해당하며, f_n및 f_n+1은 그 중간 위치에 해당한다. 이들 8-비트 신호는 시프트 레지스터(1214)로부터 결합되며 차회로(1218, 1220 및 1222)의 입력에 쌍으로 인가된다. 따라서 f_n및 f_n-1은 (1218)에 인가되고, f_n+1및 f_n은 (1220)에 인가되며, 또 f_n+1및 f_n+2는 (1222)에 인가된다. 또한 차회로는 샘플들과 그들의 동작을 동기시키기 위해 타이밍 제어(1216)으로부터 타이밍(T) 입력을 수신한다. 차회로(1218 및 1220)의 출력은 제각기 승산기(1224 및 1226)의 입력에 인가되는데, 이들 승산기는 ROM 조사표(1228)에 의해 인가된 실행변수 n' 값에 좌우되어 연속적으로 2로 나누고 더하므로써 설명된 바와 같이 n'/16으로 곱해진다. 억급된 바와 같이, n'는 인접입력 샘플의 시간에 상관되어 발생되고 있는 신 샘플의 시간 위치를 나타낸다. PAL에서 13.5MHz로의 주어진 트랜스 코딩의 경우에, 제7도의 도표에 예로서 주어진 바와같이, 주파수 비가 알려져 있으므로 샘플 숫자와 n'의 1 : 1 대응이 알려지게 된다. ROM (1228)은 계수기(1230)로 계수된 샘플클럭 주파수 F₂에 관계된 정보에 의해 블럭 n내로 어드레스 된다. 이렇게 어드레스된 각 메모리 영역에는 이러한 특정한 트랜스 코딩을 위한 어드레스 변호 n에 대응하는 n' 값에 관한 정보가 로드된다. 따라서 트랜스코딩 블럭내에서 발생되고 있는 각 신 샘플에 대해, 승산기(1224 및 1226)는 ROM(1228)으로부터 2로 나누어진 차신호를 이루어지는 가산을 표시하는 적당한 n' 값을 수신한다.

승산기(1226)로부터의 출력 신호는 이것이 방정식(1)에 의해 설명된 바와 같이 선형으로 보간된 샘플 gn'을 산출하도록 fn의 현재 값과 합산되는 가산기(1232)에 인가된다. 동일하게, 승산기(1224)로부터의 출력 신호는 이것이 방정식(2)에 따른 선형으로 외삽된 샘플 g_n"을 산출하도록 f_n과 합산되는 클럭된 가산기 회로(1234)에 인가된다. 현재 n' 값은 ROM (1228)로부터 (16-n') 차회로(1235)에 인가되며, 차신호는 승산기(1238)의 입력에 인가된다. 차회로(1222)에 의해 생성된 차신호(f_n+1-f_n+2)는 승산기(1238)의 제2입력에 인가된다. 승산기(1238)는 방정식(3)마다 g_n'''을 형성하도록 f_n+1값과 합산하기 위한 가산기(1240)에 인가되는 적신호를 형성하도록 (16-n')의 값에 좌우되어 연속적으로 2로 나누고 가산하므로써 일정한 적을 형성한다.

g_n' 값은 또다른 승산기(1242)를 통해 합산회로(1224)에 인가된다. 승산기(1242)는 일정값 11/16으로 곱해지는데, 이는 n/16 형태이고 따라서 2의 제산 회로와 가산기에 의해 수행될 수 있다. g_n" 및 g_n''' 값은 인접 입력 샘플에 상관한 신 샘플 g_n의 위치에 따라 제각기 승산기(1246 및 1248)에 의해 가중된다.

승산기(1248)는 n'/16으로 곱하며 이런 목적을 위해서 ROM (1228)으로부터 실행변수 n'을 수신한다. 승산기(1246)는 (16-n')/16으로 곱해지며 차회로(1236)으로부터의 차신호(16-n')를 실행변수로서 수신한다. 이들 두 승산기는 이후 설명될 바람직한 고속 시프트 및 가산형이다. 이들 가중된 g_n" 및 g_n''' 신호는 합산회로(1250)에서 더해진다. 합산기(1250)의 출력에서, 신호는 n'가 작은 경우, g_n"의 소량(small) 부분과 g_n'''의 대량(large)부분의 합이 되는데, 이는 신 샘플 g_n이 f_n에 가까이에 있는 경우를 말하는 것이다. 한편 신 샘플 g_n이 fn+1에 가까울때 즉 n'가 16에 가까울 경우, 합산기(1250)에 의해 생성된 신호는 g_n" 의 대량부분과 g_n'''으로부터의 소량 부분에 의해 형성된다. 이러한 가중치는 f_(t)의 산정값 즉 굴곡된 영역에서 매우 피크되는 또는 증가되는 아나로그 입력신호를 만들어낸다. 피크 값을 낮추기(tonedown) 위해서, 합산기(1250)의 출력에서 합산된 신호는 승산기 회로(1252)에서 고정 인수 5/16으로 곱해지며, 그러므로서 선형 산정값 gn'과 비교된 피크 산정치에 따라 웨이트는 감소된다. 11/16으로 웨이트된 g_n' 및 5/16으로 웨이트된 g_n", g_n''' 신호는 합산기(1244)에서 함께 합산되고 그 출력은 새로운 산정값 g_n을 산출하도록 반올림된다.

승산기(1242 및 1252)에 의한 신호의 웨이팅 값은 자유로이 변화되어 희망하는 증가 정도를 제공할 수 있다. 증가 효과는 대수 연산(algorithm)로 구체화될 수 있으며, 이에 의해 신 샘플이 형성된다. 즉,

여기서 k는 선명도 상수(crispening constnat)이며, 이것은 최대값 2^r까지의 0또는 정의 값일 수 있다. k=0인 경우, 두번째 항은 0이 되고 g_n의 보간된 값은 단지 방정식(1)의 선형 보간값 g_n'이 된다. 방정식(16)의 가로내에서의 우측항부는 f_n및 f_n+1의 값을 짝지우는 포물선을 나타내지만, 이는 입력신호 f^(t)로부터 기대되는 것보다 훨씬 더 예리한 곡면을 가진다. k의 범위가 0으로부터 2^r이 됨에 따라, 방정식(16)의 범위는 f_n및 f_n+1값을 통과하며 방정식(16)의 가로내의 매우 예리한 포물선과 직선 g_n' 사이에 있게 되는 모든 가능한 포물선이 된다. 예컨대 k=8 값은 방정식(9)를 산출하며, k=4인 값은 방정식(14)를 산출한다. 제12도에서, k의 값은 고정-상수 승산기(1242 및 1252)를 통해 포함된다. k=5인 경우에 승산기(1242)는

로 곱하고 승산기(1252)는 k/16으로 곱하며, 트랜스코더는 일반적으로 방정식(16)에 따라 동작한다.

승산기(1224, 1226, 1238, 1246 및 1248)는 2^r으로 나누어진 실행변수의 계수로서 곱해지는데, 여기서 r=4이고 2^r=16이다. 승산기(1242 및 1252)는 동일한 형태이지만 고정값의 분자를 가진다. 제13도는 입력신호 X를 2^r형으로 나누고 또 그 결과를 P로 표시된 실행변수로 곱하는 디지탈장치를 블럭선도 형식으로 도시한 것이다. 제13도에서 실행변수 승수 P는 입력단자(1310)에 인가되며, 피승수 X는 입력단자(1320)에 인가된다. 피승수 X는 129 값을 나타내는 8비트 디지탈 워드 10000001이 로드된 레지스터(1322)에(직렬 또는 병렬로) 인가된다. 레지스터(1322)의 MSB는 128 값을 나타낸다. 2에 의한 제산은 레지스터(1322)의 내용을 9-비트의 제2레지스터(1324)의 최종 8단내로 로드시키므로써 달성된다. 레지스터(1324)의 MSB는 또한 128 값을 나타내며, 사전에 0값이 로드되어 있다. 결과적으로 레지스터(1322)로부터 레지스터(1324)로 10000001을 전달하는 것은 2로 나누는 것을 나타낸다. 9-비트의 레지스터(1324)에 기억된 값은 10-비트의 레지스터(1326)의 최종 9단으로 전달되며, 이것의 MSB는 먼저 128 값으로 로드된다. 결과적으로 레지스터(1324)로부터 레지스터(1325)로 데이타를 전달하는 것은 또다시 2로 나누는 것을 나타낸다. 그 데이타는 11-비트의 레지스터(1328) 및 12-비트의 레지스터(1330)로 연속적으로 전달하므로써 나누어진다.

전달의 종단에서 레지스터(1324, 1326, 1328 및 1330)는 제각기 X/2, X/4, X/8 및 X/16으로 로드된다. 이들 성분이 제각기 8/16X, 4/16X, 2/16X 및 1/16X를 나타낸다는 것에 주목하면, 1/16으로부터 15/16까지의 X의 분수값이 레지스터상에 기억된 피제산 값들의 여러 조합치에 대한 합으로써 얻어진다는 것을 명백히 알 수 있다. 도시된 예에서, P는 7디지탈 0111)이 되므로 레지스터(1326, 1328 및 1330)의 내용은 7/16X의 합을 산출하도록 합산되어야 한다. P의 값은 레지스터(1332)내로 판독 입력된다. 레지스터(1332)의 각 단의 내용은 게이트(1334 내지 1340)에 의해 나타난 바와 같이 레지스터(1324 내지 1330)의 게이팅을 제어하는데 사용된다. 레지스터(1332)의 어느 한단내의 1값은 레지스터(1324 내지 1330)의 대응값이 또다른 합산회로에 게이트되도록 한다. 레지스터(1324 및 1326)는 합산회로(1342)의 입력에 결합되며, 레지스터(1328 및 1330)는 합산회로(1344)의 입력에 결합된다. 합산회로(1342 및 1344)의 출력은 최종 출력신호(P/16X)가 형성되는 또 다른 합산회로(1346)의 입력에 결합된다. 합산기(1342, 1344 및 1346)에 인접하여 도시된 블럭은 이들 점에서의 디지탈값을 도시한 것이다.

비록 지금까지 설명된 실시예가 시프트-및 가산에 의한 승산의 장점을 이용하였지만 제14도의 4보다 일반적인 형태의 보간장치도 가능하게 된다. 입력 및 출력신호의 샘플레이트는 정수개의 샘플블럭이 각트랜스 코딩블럭의 시작과 끝 부분에서 동시성 입력 및 출력 시간으로 각 활성라인 동안 발생하도록 선택된다. 이러한 보간장치는 비록 표준승산기가 사용되더라도, 종래 기술과 비교하여 유리한데, 이것은 주어진 정확도를 달성하는 데는 극소수의 승산기만이 필요하기 때문이다. 예컨대 4개의 승산기를 가지는 제14도의 보간장치는 15개의 승산기를 갖는 종래의 장치와 상당한다.

제14도에서, 입력신호는 입력단자(1410)을 통해 지연소자(1412) 및 동기 또는 타이밍회로(1424)의 입력에 인가된다. 지연소자(1412) 및 지연소자(1414 및 1416)는 공지된 양만큼 신호를 지연시켜 신호 f_n+2가 단자(1410)에 존재하는 시간에 지연된 신호 f_n+1, f_n및 f_n-1을 생성시킨다. 신호 f_n-1, f_n, f_n+1및 f_n+2는, 동기 또는 타이밍회로(1424)에 의해 발생된 실행변수 n의 공지된 함수(조사표 ROM(1420)으로부터 얻어진 것)로 상기 신호를 곱하는 표준 8×8 승산기일 수도 있는 승산기에 인가된다. 승산된 신호는 가산기(1432)에서 합산되어 출력단자(1422)에서 바라는 바와 보간된 출력신호를 생성한다.

주어진 일반적인 트랜스코딩을 하기 위한 인접 입력 샘플 f_n의 시간 사이의 신 샘플 g_n의 공지된 패턴의 시간 영역에 따라 n 값으로부터 n'의 값을 발생시키도록 제12도의 ROM (1228)과 같은 ROM 조사표 형식을 사용하기 보다는 오히려, 다음 방정식에 따라 n으로부터 n'을 계산하기 위해 논리회로를 사용하는 것이 가능하다.

n'=(M-2^r)×n (모듈로 2^r) 제16도 이러한 논리회로를 도시한 것이다.

제16도에서, 출력 또는 신클럭 주파수 F₂인 입력 클럭 신호는 제12도의 계수기에 해당하는 r-단 n-계수기(1230)에 인가된다. F₂클럭 신호는 또한 블록(1616)으로 도시된 타이밍 제어회로에 인가되는데, 이 회로는 계수기(1230)에 의해 2^rF₂클럭펄스의 계수를 완성한 경우에 계수기(1230) 및 n' 계수기(1618)용 리셋트 펄스를 발생한다. 이것은 샘플의 각 순환 블럭의 시작부에서 계수기(1230 및 1618)를 리셋트시킨다. 계수기(1230)는 F₂클럭 펄스를 계수하여 n의 현재값 즉 각 보간 블럭내의 출력 샘플 숫자를 결정한다. 레지스터(1230)에 현재 기억된 계수는 13(1101)으로 도시되어 있다. 각각의 연속적인 F₂클럭 펄스에서, 타이밍 제어회로(1616)는 n' 레지스터(1618)에 현재 기억된 n' 값에(도시된 실시예에서는 n'의 최종 또는 이전 값은 13 즉 1101이었다) 도시된 바와 같이 5(0101)인 고정숫자(M-2^r)을 더하는 클럭인 가산기(1620)을 구동시킨다. 이들 둘의 합은 좌측단이 최상위인 r+1단을 가지는 레지스터(1622)에 기억된다. 5와 n'의 이전값 13의 합은 18 즉 10010이 되며, 레지스터(1622)에 현재 기억되어 있는 것으로 도시된다. 레지스터(1622)의 r 최하위단은 n'의 값을 0010 값으로 갱신시키기 위해 레지스터(1618)의 대응단에 결합된다. 그러나 레지스터(1622)의 LSB만이 결합되기 때문에 이들만 새로운 n'으로서 레지스터(1618)에 기억된다. 이러한 장치는 n'의 값을 합이 값(2r-1)을 초과할때까지, n의 각 계수에 대해 5개의 (M-2^r)의 단위로 진행하게끔 하며, 상기의 시간에서 레지스터(1622)의 (r+1)단의 MSB는 논리 1상태로 토글(toggle)된다. r LSB의 전달은 모듈로 2^r방식으로 5단계로 진행된다.

비록 지금까지 설명된 실시예들은 디지탈 텔레비젼 시스템에서 수평 주사 라인을 따라 취해진 신호 샘플간의 보간에 적용되어졌더라도, 본 기술에 숙련된 기술자는 동일 보간법이 연속 라인의 인접한 신호 샘플과 수직으로 상이한 라인 주사레이트의 신호간의 보간에 대해서 또는 연속 프레임의 공통 위치된 샘플시간에서 상이한 프레임레이트로 신호간의 보간에 대해서도 적용될 수 있다는 것을 알 수 있다.

Claims (5)

13.5MHz±n2.25MHz (n=0, 1, …)의 주파수로 클럭신호를 발생하는 클럭신호 발생기(14)와 상기 클럭신호 발생기 및 텔레비젼 신호원(R. G. B)에 결합되어 상기 텔레비젼 신호를 샘플링하는 샘플러(12)를 포함하는 텔레비젼 신호 샘플링 시스템에 있어서,

적어도 상기 텔레비젼 신호성분중 수평라인에서 고정수의 샘플을 선택하는 선택용 수단(16, 18, 150, 704)을 구비하며, 상기 고정 샘플수는 활성 수평라인 기간동안 발생하는 TV 신호부로부터 유출된 것이나 주어진 수평라인의 비활성부에서 수평동기 펄스의 시작후에 발생하는 샘플을 포함하지 않으며, 상기 고정수는 2의 인수인 것을 특징으로 하는 시스템.

텔레비젼용 디지탈 신호 수상기에 있어서,

13.5MHz±n2.25MHz (n=0, 1, …)로 샘플되며 수평 라인당 우수 N의 활성 샘플을 가지는 디지탈 신호원(14, 12, 16, 18, 150, 704), 여기서 N은 P와 Q의 승산값, P는 2의 정수승, Q는 44에 근사한 값을 갖는 정수.

상기 신호원에 결합되어 상기 신호를 처리하는 디지탈 신호 처리기(20) 및,

상기 디지탈 신호 처리기(20)의 출력에 결합되어 텔레비젼용 아나로그 신호를 발생하는 디지탈-아나로그 변환기(22)를 구비하는 것을 특징으로 하는 수상기.

제2항에 있어서,

상기 활성 샘플수는 합성 신호의 각 수평라인의 활성부 동안 M배로 샘플된 합성 신호를 용이한 트랜스코딩하도록 선택(16, 18, 704)되며, 여기서 M은 R와 Q의 승산값이며, P와 R간의 차 D는 작은 정수인 것을 특징으로 하는 수상기.

(정정)작은 정수와 디지탈 표준 규격 텔레비젼 비데오 신호의 색부반송파 레이트의 곱인 레이트로 샘플된 상기 표준규격 텔레비젼 비데오 신호를 용이한 트랜스 코딩을 하는데 적합한 디지탈 칼라 텔레비젼 전송 시스템에 포함되는 제1항에 있어서,

상기 선택용 수단은 상기 샘플된 텔레비젼 비데오 신호의 각 수평라인의 활성부내에서 M 샘플을 선택하고, 여기서 M은 정수 R과 정수 Q의 승산값이며, 상기 정수 R은 16에 근사한 값을 가지며 상기 정수 Q는 44에 근사한 값을 가지며,

상기 클럭 신호 발생기는 상기 M 샘플의 각 기간동안 상기 우수 N개의 클럭신호가 발생하도록 상기 디지탈 전송시스템을 클럭킹하는 클럭신호를 발생하며, 여기서 N은 P와 Q의 승산값이며, P는 2의 정수승이며, P와 R간의 차 D는 작은 정수인 것을 특징으로 하는 시스템.

제1또는 4항에 있어서,

상기 선택용 수단은 또한 제어식 게이트(16)에 결합되어 상기 텔레비젼 신호로부터의 샘플수를 상기 고정수로 제한시키는 계수기(704)를 구비하며, 상기 제어식 게이트(16)는 디지탈 샘플에 대하여 각 수평 라인의 비활성부에서 각 수평동기 펄스의 시작후에 발생하는 특정수의 디지탈 샘플을 제외하며 상기 고정수의 디지탈 샘플을 포함하도록 동작하는 것을 특징으로 하는 시스템.

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