KR870000665Y1 - Field detecting circuit of digital television - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.
제2도는 본 고안의 파형도이다.2 is a waveform diagram of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 모노스테이블 2 : D-플립플롭1: Monostable 2: D-flip flop
3 : 모노스테이블 4 : D-플립플롭3: monostable 4: D-flip flop
5 : 카운터 6 : JK-플립플롭5: counter 6: JK-flip-flop
7 : 인버터 SYNC : 복합동기신호7: Inverter SYNC: Synchronous Synchronous Signal
CK : 클럭단자 LD : 로드단자CK: Clock terminal LD: Rod terminal
RC : 리플캐리 발생단자RC: Ripple Carry Terminal
본 고안은 멀티비젼 또는 전광판등과 같이 사전에 디지털신호로 기억장치에 저장된 영상신호를 출력시킬 수 있는 장치에서 비월주사시 필드와 필드를 구별하기 위한 신호를 검출하는 전자회로에 관한 것이다.The present invention relates to an electronic circuit for detecting a signal for distinguishing a field from an interlaced field in an apparatus capable of outputting an image signal stored in a storage device as a digital signal in advance, such as a multi-vision or an electronic sign.
일반적인 텔레비젼의 화면출력 방식은 수상관의 좌상귀퉁이에서 비롯하여 우하귀퉁이까지 하나의 필드를 주사하고 다시 상단중앙부에서 하단 중앙부까지 또 하나의 필드를 주사하여 2개의 필드로써 하나의 화면을 구성하게 되는데, 멀티비젼과 전광판등과 같이 영상신호를 기억장치에 저장했다가 필요시 판독하여 수상관으로 출력하는 디지털 방식의 텔레비젼에서는 제1필드와 제2필드간의 구분을 명확히 해주어야 한다.In general, the TV screen output method scans one field from the upper left corner to the lower right corner of the water pipe, and then scans another field from the upper middle part to the lower center part to form one screen as two fields. In digital televisions, such as vision and electronic displays, which store video signals in a storage device and read them out when necessary and output them to the receiving tube, the distinction between the first field and the second field should be made clear.
본 고안은 기억장치를 이용하는 텔레비젼에서, 디지털 논리회로로써 전술한 필드와 필드를 구별하기 위한 것으로 텔레비젼의 수직 귀선소거시간에서 발생되는 등화펄스와 수평동기펄스는 필드별로 그 파형이 다르게 출력되는데, 즉 제1필드가 시작하는 경유에는 수평동기 펄스앞에 있는 등화펄스에서부터 3H(H는 수평동기펄스의 주기)까지는 6개의 펄스가 발생되고, 제2펄스가 시작하는 경우에는 전술한 기간내에 7개의 펄스가 발생되는 것을 이용하여 논리회로로써 이들 펄스수를 카운트하여 필드와 필드를 구별할 수 있는 디지털 텔레비젼의 필드검출회로를 제공함에 목적이 있다.The present invention is to distinguish the above-mentioned field from the field by a digital logic circuit in a television using a storage device. The equalization pulse and the horizontal synchronous pulse generated at the vertical blanking time of the television output different waveforms for each field When the first field starts, six pulses are generated from the equalizing pulse in front of the horizontal synchronous pulse to 3H (H is the period of the horizontal synchronous pulse), and when the second pulse starts, seven pulses are generated within the above-mentioned period. It is an object of the present invention to provide a field detection circuit of a digital television capable of distinguishing a field from a field by counting these pulses as a logic circuit using the generated one.
이하 본 고안의 구성 및 작용, 효과를 예시도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the configuration, operation, and effects of the present invention will be described in detail with reference to the accompanying drawings.
본 고안은 복합동기신호(SYNC)출력단에는 모노스테이블(1)(3)의 입력단자(B1)(A3)와 D-플립플롭(2)(4)의 클럭단자(CK) 및 카운터(5)의 클럭단자(CK)가 연결되어서 모노스테이블(1)의 출력단(Q1)에는 저항(R1)을 매개하여 D-플립플롭(2)의 입력단자(D1)와 카운터(5)의 로드단자(LD)가 연결되는 한편 D-플립플롭(2)의 출력단(Q2)에는 저항(R2)과 콘덴서(C1)를 매개한 카운터(5)의 단자(T), 모노스테이블(3)의 출력단(Q3)에는 D-플립플롭(4)의 입력단자(D4), D-플립플롭(4)의 출력단(Q4)(4)에는 JK-플립플롭(6)의 클럭단자(CK)와 카운터(5)의 단자(P)가 각각 연결되고, 카운터(5)의 캐리발생단자(RC)에는 인버터(7)을 매개하여 JK-플립플롭(6)의 입력단자(J6)가 연결된 구조로 되어 있다.According to the present invention, the SYNC output terminal has a clock terminal CK and a counter 5 of the input terminals B1 (A3) of the monostable (1) (3) and the D-flip flop (2) (4). Clock terminal CK is connected to the output terminal Q1 of the monostable 1 via a resistor R1 to the input terminal D1 of the D-flop flop 2 and the load terminal of the counter 5. (LD) is connected to the output terminal (Q2) of the D-flop flop (2), the terminal (T) of the counter (5) through the resistor (R2) and the capacitor (C1), the output terminal of the monostable (3) At Q3, the input terminal D4 of the D-flop flop 4 and the output terminal Q4 of the D-flop flop 4 ( 4) The clock terminal CK of the JK flip-flop 6 and the terminal P of the counter 5 are respectively connected, and the inverter 7 is connected to the carry generation terminal RC of the counter 5 by The input terminal J6 of the JK flip-flop 6 is connected.
미설명 부호PRE는 프리셋단자, CLR은 크리어단자, FLD1은 제1필드시작신호, FLD2는 제2필드시작신호, Vsy는 수직동기신호, G는 그라운드단자를 나타낸다.Reference numeral PRE denotes a preset terminal, CLR denotes a clear terminal, FLD1 denotes a first field start signal, FLD2 denotes a second field start signal, Vsy denotes a vertical synchronization signal, and G denotes a ground terminal.
제1도는 본 고안의 회로도를 나타낸 것으로서, 각 모노스테이블(1)(3)은 각각의 입력단자(A1)(A3)로 입력되는 펄스신호가 하이레벨에서 로우레벨로 전환될 때 동작되거나 각각의 입력단자(B1)(B3)로 입력되는 펄스신호가 로우레벨에서 하이레벨로 전환될 때 동작되는 것이다.1 is a circuit diagram of the present invention, wherein each monostable (1) (3) is operated when a pulse signal input to each input terminal (A1) (A3) is switched from a high level to a low level, or It is operated when the pulse signal inputted to the input terminals B1 and B3 is changed from the low level to the high level.
또한 입력단자(B1)로 입력된 동기신호의 펄스에 따라 출력단자(Q1)에서 출력되는 펄스의 폭을 조정하기 위하여 저항(R3)(R4)과 콘덴서(C2)를 매개한 동작전원(Vcc)이 연결되어 있는데, 출력단자(Q1)에서 출력되는 펄스의 폭은 저항(R3)(R4)과 콘덴서(C2)의 시정수에 의해 결정된다. 마찬가지로 모노스테이블(3)의 일단에도 저항(R5)과 콘덴서(C3)를 매개하여 동작전원(Vcc)이 연결되어 있는데, 출력단자(Q3)에서 출력되는 펄스폭은 저항(R5)과 콘덴서(C3)의 시정수에 의해 결정된다. 여기서 저항(R3)(R4)과 콘덴서(C2)에 의해 결정되는 펄스폭의 시간(t2)은 동기신호(SYNC)사이의 시간(t1)보다 길게 설정되어 있고, 저항(R5)과 콘덴서(C3)의 시정수에 의해 결정되는 모노스테이블(3)의 출력단(Q3)의 펄스폭(t3)은 동기신호(SYNC)사이의 시간(t1)보다 짧게 설정되어 있다.In addition, in order to adjust the width of the pulse output from the output terminal (Q1) in accordance with the pulse of the synchronization signal input to the input terminal (B1), the operating power supply (Vcc) through the resistor (R3) (R4) and the capacitor (C2) The width of the pulse output from the output terminal Q1 is determined by the time constants of the resistors R3 and R4 and the capacitor C2. Similarly, the operating power supply Vcc is connected to one end of the monostable 3 via the resistor R5 and the capacitor C3. The pulse width output from the output terminal Q3 is the resistor R5 and the capacitor ( It is determined by the time constant of C3). Here, the time t2 of the pulse width determined by the resistors R3 and R4 and the capacitor C2 is set longer than the time t1 between the synchronization signal SYNC and the resistor R5 and the capacitor C3 The pulse width t3 of the output terminal Q3 of the monostable 3, which is determined by the time constant of N, is set shorter than the time t1 between the synchronization signals SYNC.
모노스테이블(1)의 크리어단자(CLR)와 D-플립플롭(2)의 프리셋단자(PRE)에는 저항(R6)을 매개하여 동작전원(Vcc)이 연결되어 있고, D-플립플롭(2)의 크리어단자(CLR)에는 저항(R7)과 콘덴서(C4)를 매개하여 동작전원(Vcc)이 연결되어 있으며, 모노스테이블(3)의 크리어단자(CLR)와 D-플립플롭(4)의 프리셋단자(PRE)에는 저항(R8)을 매개하여 동작전원(Vcc)이 연결되어 있다. 또한 D-플립플롭(4)의 크리어단자(CLR)에는 저항(R9)과 콘덴서(C5)를 매개하여 동작전원(Vcc)가 연결되어 있다.The CRE terminal of the monostable 1 and the preset terminal PRE of the D-flop flop 2 are connected to the operating power supply Vcc via a resistor R6, and the D-flop flop 2 The power terminal Vcc is connected to the CREE terminal of the C) via the resistor R7 and the capacitor C4, and the CREE terminal and the D-flip flop 4 of the monostable 3 are connected. The operating terminal Vcc is connected to the preset terminal PRE of the R18 via a resistor R8. In addition, an operating power source Vcc is connected to the cree terminal CLR of the D-flop flop 4 through a resistor R9 and a capacitor C5.
카운터(5)는 로드단자(LD)에 로우레벨의 신호가 인가되는 순간 입력단자(A)(B)(C)(D)에 인가되어 있는 데이터가 카운터(5)내부로 로드(load)되는 것이고, 단자(T)(P)가 모두 하이레벨일 때 카운트가 가능한 것이며, 리플캐리 발생단자(RC)에서는 카운터(5)의 카운트가능한 모든 비트가 하이레벨일때 하이레벨의 펄스신호가 출력된다. 카운터(5)의 크리어단자(CLR)에는 저항(R1)을 매개하여 동작전원(Vcc)이 연결되어 있다.The counter 5 loads the data applied to the input terminals A, B, C, and D into the counter 5 at the moment when a low level signal is applied to the load terminal LD. It is possible to count when the terminals T and P are all at the high level, and the ripple carry generation terminal RC outputs a high level pulse signal when all the countable bits of the counter 5 are at the high level. An operating power source Vcc is connected to the cree terminal CLR of the counter 5 via a resistor R1.
이와 같이 구성되는 본 고안을 제2도의 파형도에 의거 설명하면, 텔레비젼의 수직동기 신호전후에는 수직동기 파형을 항시 같은 형태로 할목적으로 수평동기펄스시 3개분의 기간에 6개의 펄스로 된 등화펄스를 넣는데, 수평동기펄스앞에 있는 등화펄스에서부터 3H전까지의 펄스수가 제1필드가 시작될 때에 6개의 펄스가 발생되고 제2필드가 시작될 때에 7개의 펄스가 발생된다.Referring to the present invention configured as described above based on the waveform diagram of FIG. 2, the equalization of six pulses in three periods of horizontal synchronization pulses is used to always make the vertical synchronization waveforms the same shape before and after the vertical synchronization signal of the television. In the pulse, six pulses are generated when the number of pulses from the equalization pulse in front of the horizontal synchronization pulse to 3H before the first field starts, and seven pulses when the second field starts.
제2도에 도시된 각 파형은 제1필드가 시작될 때를 나타낸 것으로, 모노스테이블(1)의 입력단자(B1)로 제2도의 제2a도와 같은 복합동기신호(SYNC)가 입력되면 저항(R3)(R4)과 콘덴서(C2)의 시정수에 따라 결정된 출력단자(Q1)의 펄스폭의 시간(t2)은 연속적으로 입력되는 등화펄와 수직동기신호의 펄스간의 기간(t1)보다 길기 때문에 등화펄스와 수직동기신호가 발생하가 귀선기간에는 모노스테이블(1)의 출력은 제2도의 제2b도와 같이 계속 하이레벨이 된다.Each waveform shown in FIG. 2 shows when the first field starts. When the composite synchronous signal SYNC such as FIG. 2a of FIG. 2 is input to the input terminal B 1 of the monostable 1, the resistance is inputted. The time t 2 of the pulse width of the output terminal Q 1 determined according to the time constants of (R 3 ) (R 4 ) and the condenser C 2 is a period between the pulses of the equalized pulse and the vertical synchronization signal continuously input ( Since it is longer than t 1 ), an equalization pulse and a vertical synchronization signal are generated. In the retrace period, the output of the monostable 1 continues to be at a high level as shown in FIG.
모노스테이블(1)에서 발생된 하이레벨의 신호는 제2c도과 같이 D-플립플롭(2)에서 하나의 펄스기간동안 지연된 다음에 출력단자(Q2)에서 카운터(5)의 단자(T)로 출력된다.The high level signal generated in the monostable 1 is delayed for one pulse period in the D-flip flop 2 as shown in FIG. 2C and then from the output terminal Q2 to the terminal T of the counter 5. Is output.
한편, 복합동기신호(SYNC)가 모노스테이블(1)의 입력단자(B1)로 입력되면서 모노스테이블(3)의 입력단자(A3)로 입력되면 출력단자(Q3)에서 출력되는 출력파형은 제2d도와 같이 연속되 펄스신호로 되는데 이는 저항(R5)과 콘덴서(C3)의 서정수에의해 결정된 펄스폭의 기간(t3)이 연속적으로 입력단자(A3)에 입력되는 등화펄스와 수직동기신호의 펄스간의 기간(t1)보다 짧기 때문이다.On the other hand, when the composite synchronization signal SYNC is input to the input terminal B1 of the monostable 1 and input to the input terminal A3 of the monostable 3, the output waveform output from the output terminal Q3 is As shown in FIG. 2D, the pulse signal is continuously generated as shown in FIG. 2D. The equalization pulse and the vertical synchronous signal of the pulse width duration t3 determined by the constant number of the resistor R5 and the capacitor C3 are continuously input to the input terminal A3. This is because it is shorter than the period t1 between pulses.
이때 모노스테이블(3)은 입력단자(A3)로 입력되는 펄스가 하이레벨에서 로우레벨로 떨어질때 출력단자(Q3)로 하이레벨의 펄스신호를 출력하는 것이다. 그리고 복합동기신호(SYNC)가 입력단자(A3)로 입력되어 하이레벨에서 로우레벨로 떨어짐과 동시에 출력단자(Q4)에서 하이레벨의 신호가 출력되지 않고 약간의 극히 미세한 시간이 경과된후 출력단자(Q3)에서 하이레벨의 신호가 출력되는데 이는 모노스테이블(3)자체에서 약간의 시간이 소요되기 때문이다. 따라서 D-플립플롭(4)의 클럭단자(CK)에는 의 복합동기신호(SYNC)가 입력되고 입력단자(D4)에는 모노스테이블(3)의 출력단자(Q3)에서 출력된제2d도의 단자가 입력될때 출력단자(Q4)에서는 수직동기신호가 발생되는 동안에는 제2e도와 같이 하이레벨의 신호가 출력된다. 따라서 D-플립플롭(4)의 출력단자(Q4)에서 출력되는 신호는 별도의 회로로 인가되어 수직동기신호(Vsy)로 이용되는 한편 JK-플립플롭(6)의 클럭단자(CK)에 인가된다.At this time, the monostable 3 outputs a high level pulse signal to the output terminal Q3 when the pulse input to the input terminal A3 falls from the high level to the low level. The composite synchronous signal SYNC is inputted to the input terminal A3 to fall from the high level to the low level, and at the same time, the output terminal Q4 does not output the high level signal and after a very minute time has elapsed, the output terminal. At Q3, a high level signal is output because it takes some time on the monostable 3 itself. Therefore, the composite synchronous signal SYNC of is input to the clock terminal CK of the D-flop flop 4, and the terminal of FIG. 2d is output from the output terminal Q3 of the monostable 3 to the input terminal D4. When is input, the output terminal Q4 outputs a high level signal as shown in FIG. 2E while the vertical synchronization signal is generated. Therefore, the signal output from the output terminal Q4 of the D-flop flop 4 is applied as a separate circuit to be used as the vertical synchronization signal Vsy, while being applied to the clock terminal CK of the JK-flop flop 6. do.
카운티(5)에서 모노스테이블(1)의 출력단자(Q1)에서 출력되는 파형이제2b도와 같이 하이레벨에서 로우레벨로 떨어질 때 입력단자(A)(B)(C)(D)로 입력되는 데이터를 로드시키는데 이때 입력되는 최초의 데이터는 (1000)상태의 2진신호이다. 그후 카운터(5)에서는 D-플립플롭(2)의 출력단자(Q2)에서 출력되어 단자(T)로 입력되는 제2c도의 신호와 D-플립플롭(4)에서 출력되는 입력단자(P)로 입력되는 수직동기신호(Vsy)의 반전된 신호가 하이레벨일 때 클럭단자(CK)로 입력되는 복합동기신호(SYNC)의 펄스수를 카운트하여 로드시키는데, 제1필드가 시작할 때에는 6개의 수직동기 펄스만이 카운터(5)에 카운트되므로리플캐리발생단자(RC)에서는 로우레벨이 출력되어 인버터(7)에서 하이레벨로 반전된 다음에 D-플립플롭(6)의 입력단자(J6)로 입력된다. 이때 입력단자(K6)에는 동작전원(Vcc)에 의해 하이레벨의 전압이 인가되어 있으므로 JK-플립플롭(6)의 출력단자(Q6)에서는 제2g도과 같은 하이레벨의 신호가 출력된다. 따라서, 카운터(5)에 6개의 복합동기신호가 카운트되어 인버터(7)을 통해 반전된 하이레벨의 신호가 JK-플립플롭(6)을 동작시켜 출력단자(Q6)에서 발생된 하이레벨의 신호가 제1필드시작신호(FLD1)가 되는 것이다.When the waveform output from the output terminal Q1 of the monostable 1 in the county 5 falls from the high level to the low level as shown in FIG. 2b, it is input to the input terminals A, B, C, and D. The first data input at this time is a binary signal in the state of (1000). The counter 5 then receives the signal of FIG. 2c output from the output terminal Q2 of the D-flop flop 2 and input to the terminal T and the input terminal P output from the D-flop flop 4. When the inverted signal of the input vertical synchronization signal Vsy is high level, the number of pulses of the composite synchronization signal SYNC input to the clock terminal CK is counted and loaded. When the first field starts, six vertical synchronization signals are loaded. Since only the pulse is counted in the counter 5, the ripple carry generation terminal RC outputs a low level, inverts it to a high level in the inverter 7, and then goes to the input terminal J 6 of the D-flop flop 6 . Is entered. At this time, since the high level voltage is applied to the input terminal K 6 by the operating power supply Vcc, the high level signal as shown in FIG. 2g is output from the output terminal Q 6 of the JK flip-flop 6. Therefore, the high level signal generated by the output terminal Q 6 by the JK flip-flop 6 is operated by the high level signal which is counted in the counter 5 and inverted through the inverter 7. The signal becomes the first field start signal FLD1.
그러다가 제2필드가 시작할 때 즉 최초에 입력단자(A)(B)(C)(D)로부터 입력된 데이터와 제1필드가 시작할 때 입력된 6개의 복합동기신호(SYNC)에 해당되는 데이터가 카운터(5)에 저장되어 있는 상태에서 7개의 복합동기신호(SYNC)가 카운터(50의 클럭단자(CK)로 입력되면 카운터(5)의 모든 카운트비트는인 하이레벨상태가 되어 리플캐리 발생단자(RC)에서 하이레벨의 펄스가 발생된다. 이와 같이 카운터(5)의 리플캐리 발생단자(RC)에서 발생된 하이레벨의 펄스가 인버터(7)에서 로우레벨로 반전된 다음에 JK-플립플롭(6)의 입력단자(J)로 입력되면 D-플립플롭(4)의 출력단자(Q4)에서 출력되는 수직동기신호(Vsy)가 하이레벨에서 로우레벨로 전환될 때 출력단자(Q6)에서 로우레벨의 신호가 출력되고 출력단자( 6)에서 하이레벨의 신호가 출력되므로 이때 JK-플립플롭(6)의 출력단자(Q6)에서 단자되는 하이레벨의 신호가 제2필드시작신호(FLD2)로 이용되는 것이다.Then, when the second field starts, that is, the data input from the input terminals A, B, C, and D at the beginning and the data corresponding to the six composite synchronization signals SYNC input when the first field starts, When seven complex synchronous signals SYNC are input to the counter 50 clock terminal CK in the state stored in the counter 5, all the count bits of the counter 5 are A high level pulse is generated at the ripple carry generation terminal RC. When the high level pulse generated at the ripple carry generation terminal RC of the counter 5 is inverted to the low level in the inverter 7 and then input to the input terminal J of the JK flip-flop 6. When the vertical synchronization signal Vsy output from the output terminal Q 4 of the D-flop flop 4 is switched from the high level to the low level, a low level signal is output from the output terminal Q 6 and the output terminal ( Since the high level signal is output from 6 ), the high level signal terminal at the output terminal Q 6 of the JK flip-flop 6 is used as the second field start signal FLD 2 .
상기한 바와 같이 본 고안은 디지털 텔레비젼에서 수평동기펄스 앞에 있는 등화펄스에서부터 3H(H는 수평동기펄스의 주기)까지의 펄스수가 제1필드가 시작할 때는 9개이고 제2필드가 시작할 때는 7개로 각각 다르므로 모노스테이블(1)(3)과 D-플립플롭(2)(4) 및 카운터(5)등을 이용하여 제1필드 시작신호(FLD1)와 제2필드시작신호(FLD2)를 검출하므로써 디지털 텔레비젼에서 제1필드와 제2필드를 정확하게 주사하여 선명한 화상을 볼 수 있는 장점이 있다.As described above, in the present invention, the number of pulses from the equalization pulse before the horizontal synchronization pulse to 3H (H is the period of the horizontal synchronization pulse) in the digital television is 9 when the first field starts and 7 when the second field starts. Therefore, the first field start signal FLD 1 and the second field start signal FLD 2 are obtained by using the monostable (1) (3), the D-flip flop (2) (4) and the counter (5). By virtue of the detection, there is an advantage that a clear image can be seen by accurately scanning the first field and the second field in a digital television.
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Family Applications (1)
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- 1984-11-20 KR KR2019840011746U patent/KR870000665Y1/en not_active IP Right Cessation
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| KR860006865U (en) | 1986-06-25 |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
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| EXPY | Expiration of term |