KR860001703B1

KR860001703B1 - 펄스 킬러(Killer) 장치

Info

Publication number: KR860001703B1
Application number: KR1019840008249A
Authority: KR
Inventors: 김영길
Original assignee: 주식회사 금성사; 허신구
Priority date: 1984-12-22
Filing date: 1984-12-22
Publication date: 1986-10-17
Also published as: KR860005489A

Abstract

내용 없음.

Description

펄스 킬러(Killer) 장치

제1도는 본 발명 장치의 상세 회로도.

제2도는 제1도 장치의 각 부분점에서의 파형도.

제3도는 제1도장치의 출력파형의 또 다른 파형도.

본 발명은 디지탈 신호처리장치에서의 합성디지탈신호에서 필요한 주기의 펄스만을 선택하고 필요없는 펄스들은 킬링(killing)할 수 있는 펄스 킬러 장치에 관한 것이다.

종래 디지탈 신호처리장치에 있어서는 합성디지탈 신호를 처리하다가 필요한 주기 펄스신호와 필요없는 주기 펄스신호를 분리하기 위하여서는 콤(Comb)여파기등을 사용하여 왔으나, 콤 여파기의 구성이 복잡하여 그 단가가 비싸고 특성 변화등이 어려워 최초 설계된 제품에만 사용이 가능하다는 단점이 있었다.

예를들어 디지탈 텔레비젼이나 디지탈 비데오 테이프 재생장치의 합성 동기펄스는 수평동기 펄스와 등화 펄스가 포함되어 있고, 장치내에 합성 동기펄스로서 발진회로를 구성할때에는 수평동기펄스가 필요하게 되고 등화펄스가 필요없게 되는데 등화펄스의 주기는 수평동기 펄스의 주기의 1/2주기가 되어 합성동기 펄스 에서 수평동기 펄스를 선택해내기가 매우 어렵다.

따라서 본 발명은 소정주기의 신호를 킬링할 수 있으므로 합성디지탈 신호에서 필요한 신호를 유출해낼수 있는 것으로서 특히 그 구성이 간단하여 제조원가가 작게드는 펄스킬러회로를 제공하는 것을 목적으로 하며 첨부된 도면을 참조하면서 본 발명을 상세히 설명하면 다음과 같다.

우선 제1도를 참조하여 본 발명 회로를 설명하면, 가변저항(VR)이 전원(Vcc)에 연결되고 콘덴서(C)를 통해 접지되고 저항(R₂)을 통해 트랜지스터(Q₁)와 트랜지스터(Q₃,Q₄)로 구성된 에미터결합쌍에 연결되며 저항(R₃,R₄,R₅)에 의한 바이어스 회로와 트랜지스터(Q₄)의 콜렉터에 연결된 PNP트랜지스터(Q₅)와, 트랜지스터(Q₆)의 콜렉터가 디지탈 회로부의 인버터(I₇)에 연결되고 디지탈 회로부(가)의 NAND게이트(N₄)의 출력이 인버터(I₄,I₅)를 거쳐 트랜지스터(Q₁)의 베이스에 연결되도록 구성된 아날로그 회로부(나)와 펄스 입력단자(1)에 인버터(I₁,I₂)를 거쳐 NAND게이트(N₁,N₂)로 구성된 제1 랫치(1)가 연결되고 NAND게이트(N₂)의 출력이 인버터(l3)를 거쳐 NAND게이트(N₃)에 연결되며 NAND게이트(N₅)의 출력이 MAND게이트(N₄,N₅)로 구성된 제2 랫치(2)에 연결되고, NAND게이트(N₅)의 출력이 인버터(I₆)를 거쳐 NAND게이트(N₂,N₃)에 입력되며 또한 펄스입력단자(pi)와 NAND게이트(N₆) 및 인버터(I₈,I₉,I₁₀,I₁₁,I₁₂)를 거쳐 NAND게이트(N₇)에 연결되고 NAND게이트(N₇)는 NAND게이트(N₈,N₉)로 구성된 제3 랫치(6)에 연결되어 인버터(I₈)의 출력이 킬링펄스출력(O_p)이 되도록 구성된 디지탈회로부(가)로서 구성된 펄스킬러회로이다. 우선 아날로그 회로부(나)의 동작을 설명하기로 한다.

차동부(3)의 트랜지스터(Q₃)와 트랜지스터(Q₄)는 특성이 동일한 NPN트랜지스터로서 에미터 결합쌍을 이루고 있으며 여기서는 스위치로서 동작하게 된다. 트랜지스터(Q₃)의 베이스 전압이 트랜지스터(Q₄)의 베이스 전압보다 높을 때는 트랜지스터(Q₁)의 콜렉터에는 전류가 흐르지 않고 트랜지스터(Q₃)의 콜렌터에 절류가 흐르며 반대로 트랜지스터(Q₄)의 베이스전압이 트랜지스터(Q₃)의 베이스 전압보다 높을때는 트랜지스터(Q₃)의 콜렉터에는 전류가 흐르지 않으며 트랜지스터(Q₄)의 콜렉터에 전류가 흐르게 된다.

이 회로에서 트랜지스터(Q₁)의 베이스에는 일정한 직류바이어스 전압(Vref)이 걸려있고 시정수회로(4)의 저항(VR)과 콘덴서(C)에 의한 충전 시정수(

₂=VRC)가 저항(R₂)에 의한 방전시정수(

₂=R=C)보다 훨씬 크도록 설정이 되어있다. 그리고 가변저항(VR)을 가변하면 콘덴서의 충전시정수(

₁)를 조정할 수 있도록 되어 있다.

먼저 트랜지스터(Q₁)의 베이스에 입려된 전압이 하이 전압 일때는 트랜지스터(Q₁)가 도통하여 트랜지스터(Q₃)의 베이스 전압이 거의 0V에 가깝게 되므로 트랜지스터(Q₃)는 오프 되고 트랜지스터(Q₄)가 온이 되어 PNP트랜지스터(Q₅)의 베이스 전압이 로우(Low)전압이되어 스위칭부(5)의 트랜지스터(Q₅)가 온이되며 따라서 트랜지스터(Q₆)의 베이스 전압은 하이전압이 되어 트랜지스터(Q₆)가 온되고 트랜지스터(Q₅)의 콜렉터 전압이 로우가 된다.

트랜지스터(Q₁₁의 베이스가 로우상태가 되면 트랜지스터(Q₁)는 오프되며 이때 콘덴서(C)에는 가변저항(VR)을 통해 서서히 충전을 시작하게 되며 트랜지스터(Q)의 베이스 전압도 콘덴서(C)의 충전전압과 같이 올라가게 되며 이 전압이 트랜지스터(Q₄)의 베이스 바이어스 전압(Vref)보다 크게되는순간트랜지스터(Q₄)가 오프되고 트랜지스틱(Q₃)가 온이되게 된다. 따라서 트랜지스터(Q₄)가 오프되므로 PN₃P트랜지스터(Q₅)의 베이스 전압이 하이전압이 되어 트랜지스터(Q₅)가 오프가 되며 따라서 트랜지스터(Q₆)도 오프가 되므로 트랜지스터(Q₆)의 콜렉터 출력전압이 하이상태가 된다. 그런데 디지탈 회로부(가)의 NAND게이트(N₄)에 의해 트랜지스터(Q₁₆의 콜렉터 전압이 하이가 되면 얼마 안되어 트랜지스터(Q₁)의 베이스 전압이 로우 상태에서 하이상태로 변하게 되어 있다. 그래서 트랜지스터(Q₁)와 베이스 전압이 로우 상태에서 다시 하이 상태가 되면 트랜지스터(Q₁)가 도통하게 되어 콘덴서(C)에 충전되던 전압이 저항(R₂)과 트랜지스틱(Q₁)를 통해 매우 빨리 방전을 하게되고 콘덴서(C)의 충전전압이 거의 0V로 갑자기 떨어지게 된다. 따라서 이 순간 트랜지스터(Q₅)가 다시 오프되고 트랜지스터(Q₄)가 온되며 트랜지스터(Q₅,Q₆)도 은되어 트랜지스터(Q₆)의 콜렉터 전압은 다시 로우상태가 된다. 그래서 폭이 아주 좁은 트리거 펄스가 트랜지스터(Q₆)의 콜렉터에서 떨어지게 되며 이상의 설명을 나타내는 신호파형도가(제2도)에 나타나 있다.

다음에 디지탈 회로부(가)의 동작을 설명하기로 한다.

디지탈 회로부(가) 및 아날로그회로부(나)의 ⓐ∼ⓟ의 각점의 파형도가 제2도에 도시되어 있다. 여기서 각 점의 초기상태는 각 파형도의 맨 위쪽에 나타나 있으며 제3(a)도 또는 제3(i)도와 같은 펄스파로부터 제3(p)도와 같이 펄스가 1개씩 킬링된 출력을 얻고자 할때의 동작을 설명하기로 한다.

제2도의 (i)와 같은 입력 펄스가 디지탈 회로부(가)에 입력되면 이 펄스가 NAND게이트(N₆)에 입력되고 또한 인버터(I₁,I₂)를 거쳐 NAND게이트(N₁)에 입력된다.

여기서 콘덴서(C)의 콘텐서 충전전압이 Vref 전압과 같게 되는 시간(tch)이 입려 펄스의 주기(T)보다 크고 두개와 주기(2T)보다 작도록 가변 저항(VR)을 조정하여 콘덴서(C)의 충전시정수를 조정하멀 제2도의 b,c,d와 같은 파형을 얻을 수 있으며, 트랜지스터(Q₆)의 콜렉터에서의 트리거 펄스가 인버터(I₇)졸 거쳐(제2도의(j) 파형도) NAND게이트(N₈)에 입력되고 여트리거 펄스(j)와 인버터(I₈∼I₁₂) 및 NAND게이트(NT)에 의해 만들어지는 트리거 펄스(k)에 의해(l)과 (m)의 파형이 얻어지며 이 파형(l)과 입력파형(i)에 의해(n) 파형의 펄스가 얻어지며 이 파형(n)의 펄스를 인버터(I₈)를 거절 파형(P)과 같은 킬링펄스 출력을 얻어내게 된다.

여기서 가변 저항(VR)을 가변하여 콘덴서의 충전시정수

₁=VRC를 조절하면 충전시간(tch)을 조절할 수 있으며, 따라서 트랜지스터(Q₆)의 콜렉터에서의 트리거펄스의 주기를 조절할 수 있게되며 이트리거 펄스 의 주기를 바꾸므로서 킬링펄스의 갯수를 조절할 수 있게되어 제3도의 파형(c)의 펄스파로부터 파형(a) 또는 파형(b)과 같은 킬링 펄스파도 얻어 낼 수가 있게 된다.

이상에서 설명된 바와같이 본 발명에 의하면 합성 디지탈 신호에서 소정주기의 신호를 킬링할 수 있으므로 필요한 신호만을 유출낼 수가 있으며 특히 그 구성이 간단하면서도 작동이 확실한 것이므로 제품의 단가를 낮추면서 동시에 제품 신뢰성을 높힐 수 있는 것이다.

Claims

입력 할성 펄스신호를 제1 랫치(1)와 NANB게이트(N₃)에 연결하고 NAND게이트(N₃)의 출력을 제2랫치(2)의 일측 입력에 연결하여 제2 랫치(2)의 출력을 트랜지스터(Q₁)의 베이스에 인가하여 자동부(3)를 제어하되 자동부(3)의 입력단을 시정수회로(4)에 연결하고 스위칭부(5)를 자동부(3)에 연결하여 시정수회로(4)의 제어에 의하여 스위칭부(5)에서의 트리거 펄스출력의 주기와 펄스폭을 제어하도록 하며, 스위칭부(5)에서의 출력을 제2 랫치(2)와 제3 랫치(6)에 연결하여 제3 랫치(6)의 처리출력을 입력합성펄스 신호와 같이 NAND게이트(N₆)에 연결하여 필요없는 주기의 펄스를 킬링하는 것을 특징으로 하는 펄스킬러장치.
제1항에 있어서, 제1 랫치(1), 제2 랫치(2) 및 제3 랫치(6)를 각각 2개의 NAND게이트로 구성하며, 인버터(I₁∼I₁₂) 및 NAND게이트(N₃,N₆,N₇)와 함께 디지탈 회로부(가)를 구성하고 트랜지스터(Q₃,Q₄) 및 저항(R₈)으로 구성된 차동부(3) 콘덴서(C)와 가변저항(VR)으로 구성된 시정수회로(4), 트랜지스터(Q₃,Q₆) 및 저항(R₉, R₁₀)으로 구성된 스위칭부(5)및 트랜지스터 (Q₁,Q₂)로서 아날로그회로부(나)를 구성한 것을 특징으로 하는 펄스 킬러 장치.