KR860000367Y1 - Automatic display level change circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 고안의 자동디스플레이 레벨변환 회로도.1 is an automatic display level conversion circuit diagram of the present invention.
제2도는 본 고안의 각 부 파형도로서,2 is a sub waveform diagram of the present invention,
(a)는 음성신호가 정류되어 신호입력단자에 입력되는 맥류신호 파형도.(a) is a pulse wave signal waveform diagram in which a voice signal is rectified and input to a signal input terminal.
(b)는 구간적분회로의 출력신호 파형도.(b) is a waveform diagram of the output signal of the interval integrating circuit.
(c)는 적분신호 제어회로의 연산증폭기 출력신호 파형도.(c) is a waveform diagram of the operational amplifier output signal of the integrated signal control circuit.
(d)는 분주기의 출력신호 파형도.(d) is waveform diagram of output signal of divider.
(e)는 포지티브에지 검출회로의 파형도.(e) is a waveform diagram of a positive edge detection circuit.
(f)는 적분신호 제어회로의 플립플롭 출력신호 파형도.(f) is a flip-flop output signal waveform diagram of an integrated signal control circuit.
(g)는 적분신호 제어회로의 콘덴서 충전전압 파형도.(g) is a waveform diagram of capacitor charging voltage of an integrated signal control circuit.
(h)는 적분신호 제어회로의 오아게이트 출력신호 파형도.(h) is a waveform diagram of an output gate of an integrated signal control circuit.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 디스플레이회로 2 : 구간적분회로1: display circuit 2: interval integrating circuit
3 : 적분신호제어회로 4 : 발진회로3: integral signal control circuit 4: oscillation circuit
5 : 분주기 6 : 포지티브에지검출회로5: frequency divider 6: positive edge detection circuit
7 : 초기리세트회로 8 : 표시램프구동회로7: Initial reset circuit 8: Display lamp driving circuit
본 고안은 오디오 음성신호레벨을 표시하는 디스플레이장치에 있어서, 레벨메터에 입력되는 음성신호중 일정구간의 신호원을 적분하고, 이 적분신호의 레벨이 설정된 기준레벨보다 낮을 경우에는 레벨메터의 레인지(range)를 낮게 풀스케일(full scale)을 작게하고 설정된 기준레벨보다 높을경우에는 레벨메터의 레인지를 높게 풀스케일을 크게하여, 레벨메터의 디스플레이량을 자동으로 조절할 수 있게한 자동디스플레이레벨변환회로에 관한 것이다.The present invention is a display device for displaying an audio audio signal level, integrating a signal source of a certain period of the audio signals input to the level meter, and the range of the level meter when the level of the integrated signal is lower than the set reference level. When the full scale is lowered and the reference level is higher than the set reference level, the automatic display level conversion circuit enables the automatic adjustment of the display amount of the level meter by increasing the level scale of the level meter. will be.
종래의 음성신호 레벨디스플레이장치에 있어서는 메터레인지를 절환하는 스위치를 외부에 장착하였거나, 또는 자동레벨 변환회로를 이용하였다. 그러나, 전자의 경우에 있어서는 사용자가 일일이 음성신호레벨이 따라 절환시켜 주어야 하는 불편함이 있었고, 또한 후자의 경우에 있어서는 전체 평균레벨이 낫더라도 순간적인 높은 신호에 대해서 오동작을 일으키고, 레벨변환이 되는 임계상태에서는 메터레인지가 계속적으로 높았다, 낮았다 하는 흔들거림현상이 발생되었고, 또한 순간레벨의 오동작을 방지하고 자 할 경우 에는 신호레벨 변동에 따라 신속하게 대응하지 못하는 결점이 있었다.In the conventional audio signal level display device, a switch for switching the range is mounted externally, or an automatic level conversion circuit is used. However, in the former case, the user had to switch between the voice signal levels one by one, and in the latter case, even if the overall average level was better, a malfunction occurred for a momentarily high signal and the level was changed. In the critical state, the meter range was continuously high and low, and there was a flaw. Also, in order to prevent malfunction of the instantaneous level, there was a defect that it could not respond quickly due to the signal level change.
본 고안은 이러한 결점을 해결하기 위하여, 디스플레이 장치인 레벨메터에 입력되는 음성신호의 레벨에 따라 레벨메터의 레인지를 낮게 또는 높게 자동으로 조절하여 디스플레이량을 자동으로 조절할 수 있게 안출한 것으로, 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.In order to solve this drawback, the present invention is designed to automatically adjust the display amount by automatically adjusting the range of the level meter low or high according to the level of the audio signal input to the level meter, which is a display device. When described in detail with reference to the drawings as follows.
제1도에 도시한 바와 같이, 음성신호가 정류되어 입력되는 신호입력단자(IN)를 저항(R1)을 통해 공지의 디스플레이회로(1)에 접속하고, 또한 상기 신호입력단자(IN)를 연산증폭기(OP1)의 비반전입력단자에 접속하여 그의 반전입력단자 및 출력단자 사이이 콘덴서(C1)의 양단 및 전계효과 트랜지스터(FET)의 소오스 및 드레인 단자를 접속함과 아울러 그소오스 및 콘덴서(C1), 반전입력단자의 접속점에 접지저항(R5)을 접속하고, 발진회로(4)에 접속된 분주기(5)의 출력측을 인버터(I1)를 통한 후 전원단자(-Vcc)에 접속된 저항(R4) 및 전계효과 트랜지스터(FET)의 게이트단자에 접속하여 구간적분회로(2)를 구성한다. 또한, 상기 분주기(5)의 출력측을 콘덴서(C3) 및 접지다이오드(D1), 저항(R6)을 통해트랜지스터(TR2)의 베이스에 접속한 후 그의 콜렉터를 인버터(I2) 및 다이오드(D3)를 통해 플립플롭(FF)이 리세트단자(R)에 접속하여 포지티브에지검출회로(6)를 구성하고, 저항(R14) 및 콘덴서(C3), 인버터(I3), 다이오드(D4)로 구성된 초기리세트회로(7)의 출력측도 상기 플립플롭(FF)의 리세트단자(R)에 접속한다. 또한, 상기 구간적분회로(2)의 출력측인 연산증폭기(OP1)의 출력단자를 반전입력단자에 가변저항(VR1)의 설정전압이 인가되는 연산증폭기(OP2)의 비반전입력 단자에 접속하여 그의 출력단자를 다이오드(D2)를 통해 상기플립플롭(FF)의 세트단자에 접속하고, 이 플립플롭(FF)의 출력단자(Q)를 오아게이트(OR1)의 일측입력단자에 접속함과 아울러 저항(R9)을 통해 그의 타측입력단자 및 콘덴서(C4)이 접속하여 그의 출력단자를 저항(R3)을 통해 트랜지스터(TR1)의 베이스에 접속하고, 이 트랜지스터(TR1)의 콜렉터를 저항(R2)을 통해 상기 디스플레이회로(1)의 입력측에 접속하여 적분신호제어회로(3)를 구성하고, 이 적분신호제어회로(3)의 오아게이트(OR1)의 출력 단자를 트랜지스터 (TR4, TR5) 및 저항(R10-R14), 발광다이오드(LED1, LED2)로 구성된 표시램프구동회로(8)에 접속하여 구성한 것으로, 이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.As shown in FIG. 1, a signal input terminal IN through which a voice signal is rectified and input is connected to a known display circuit 1 through a resistor R 1 , and the signal input terminal IN is further connected. It is connected to the non-inverting input terminal of the operational amplifier OP 1 and connects the both ends of the capacitor C 1 and the source and drain terminals of the field effect transistor (FET) between the inverting input terminal and the output terminal thereof. (C 1 ), the grounding resistor (R 5 ) is connected to the connection point of the inverting input terminal, and the output terminal of the divider (5) connected to the oscillation circuit (4) is passed through the inverter (I 1 ) and then the power supply terminal (-Vcc). ) And the gate terminal of the field effect transistor (FET) connected to the resistor (R 4 ) connected to the circuit). In addition, the output side of the divider 5 is connected to the base of the transistor TR 2 through the capacitor C 3 , the ground diode D 1 , and the resistor R 6 , and then the collector thereof is connected to the inverter I 2 . And a flip-flop (FF) is connected to the reset terminal (R) via the diode (D 3 ) to form a positive edge detection circuit (6), the resistor (R 14 ), the capacitor (C 3 ), and the inverter (I). 3 ) The output side of the initial reset circuit 7 composed of the diode D 4 is also connected to the reset terminal R of the flip-flop FF. The output terminal of the operational amplifier OP 1, which is the output side of the interval integrating circuit 2, is connected to the non-inverting input terminal of the operational amplifier OP 2 to which the set voltage of the variable resistor VR 1 is applied to the inverting input terminal. Connected to the set terminal of the flip-flop FF through the diode D 2 , and the output terminal Q of the flip-flop FF to the one input terminal of the OR gate OR 1 . The other input terminal and the capacitor C 4 are connected to each other through the resistor R 9 , and the output terminal thereof is connected to the base of the transistor TR 1 through the resistor R 3 . 1 ) is connected to the input side of the display circuit 1 via a resistor R 2 to form an integrated signal control circuit 3, and the oragate OR 1 of the integrated signal control circuit 3 Indication of output terminals consisting of transistors (TR 4 , TR 5 ), resistors (R 10 -R 14 ), and light emitting diodes (LED 1 , LED 2 ) It is configured by connecting to the lamp driving circuit 8, and described in detail the operation and effect of the present invention configured as described above.
전원(Vcc-Vcc)이 인가되는 초기에는 그 전원(Vcc)이 초기 리세트회로(7)의 저항(R14)을 통해 콘덴서(C5)에 충전되기 시작하면서 인버터(I3)의 입력단자에 저전위신호가 인가되므로 그의 출력단자에 고전위신호가 출력되고, 이 고전위신호는 다이오드(D4)를 통해 플립플롭(FF)의 리세트단자(R)에 인가되어 그를 리세트시키므로 그의 출력단자(Q)에 저전위신호가 출력된다. 이후 초기 리세트회로(7)의 콘덴서(C5)에 일정전압이 충전되면 그의 출력측에 저잔위신호가 출력된다.In the initial stage when the power source Vcc-Vcc is applied, the power source Vcc starts to be charged to the capacitor C 5 through the resistor R 14 of the initial reset circuit 7 and input terminal of the inverter I 3 . A low potential signal is applied to the output terminal thereof, and a high potential signal is output to the output terminal thereof. The high potential signal is applied to the reset terminal R of the flip-flop FF through the diode D 4 to reset it. The low potential signal is output to the output terminal Q. Thereafter, when the capacitor C 5 of the initial reset circuit 7 is charged with a constant voltage, a low residual signal is output to the output side thereof.
이와 같이 전원이 인가되는 초기에는 초기 리세트회로(7)에 의해 플립플롭(FF)을 리세트시키게 되고,이후에는 포지티브 에지검출회로(6)의 출력신호에 의해 플립플롭(FF)을 리세트시키게 된다. 즉 발진회로(4)의 발진신호를 분주기(5)에서 분주하여 제2도의 (d)에 도시한 바와 같이 출력되면 이 분주신호는 포지티브에지검출회로(6)의 콘덴서(C3) 및 저항(R6)을 통해 트랜지스터(TR2)의 베이스에 인가되므로 콘덴서(C3)에 충전되는 일정시간동안만 트랜지스터(TR2)가 온된 상태를 유지하여 그의 콜렉터에 저전위신호가 출력되고, 이 저전위신호는 인버터(I2)에서 고전위신호로 반전된 후 다이오드(D3)를 통해 플립플롭(FF)을 리세트시키게 되는 것으로, 이 포지티브에지 검출회로(6)의 출력신호 파형도는 제2도의 (e)에 도시한바와 같다. 이러한 상태에서 신호입력단자(IN)에 음성신호를 정류한 맥류신호가 제2도의 (a)에 도시한바와 같이 입력되었다고 하면, 이 입력신호는 저항(R1)을 통해 디스플레이회로(1)에 인가되어 표시되고, 또한 상기 입력신호는 구간적분회로(2)의 연산증폭기(OP1)의 비반전입력단자이 인가된다. 그런데 제2도의 (d)에 도시한 바와 같은 분주기(5)의 분주신호는 인버터(I1)에서 반전된 후 전계효과트랜지스터(FET)의 게이트단자에 인가되므로 그 전계효과트랜지스터(FET)는 그의 게이트단자에 고전위신호가 인가되는동안(t2-t3, t5-t6, t7-t9) 온되고 저전위신호가 인가되는 동안(t0-t2, t3-t5, t6-t7)은 오프되는 동작을 계속 반복하게 되며, 이에 따라 전계효과트랜지스터(FET)가 오프된 상태에서는 연산증폭기(OP1) 및 콘덴서(C1), 저항(R5)이 적분기로 동작되어 구간적분회로(2)의 출력단자에 제2도의 (b)에 도시한 바와같이 적분신호가 출력되고, 전계효과트랜지스(FET)터가온된 상태에서는 콘덴서(C1)의 충전전압이 그 전계효과트랜지스터(FET)를 통해 급속히 방전하게되므로 구간적분회로(2)의 출력신호는 제2도의(b)에 도시한 바와 같이 저전위상태로 급속히 떨어진다·As described above, the initial reset circuit 7 resets the flip-flop FF, and then resets the flip-flop FF by the output signal of the positive edge detection circuit 6. Let's go. That is, when the oscillation signal of the oscillation circuit 4 is divided by the frequency divider 5 and outputted as shown in (d) of FIG. 2, the division signal is divided into the capacitor C 3 of the positive edge detection circuit 6 and since the resistance (R 6) applied to the base of the transistor (TR 2) through for a predetermined time to be charged in the capacitor (C 3) only a transistor (TR 2) to maintain the ondoen state and output a low potential signal to its collector, The low potential signal is inverted to a high potential signal in the inverter I 2 and resets the flip-flop FF through the diode D 3. The output signal waveform of the positive edge detection circuit 6 is also shown. Is as shown in (e) of FIG. In this state, if the pulse current signal rectified by the audio signal is input to the signal input terminal IN as shown in FIG. 2A, the input signal is transmitted to the display circuit 1 through the resistor R 1 . The non-inverting input terminal of the operational amplifier OP 1 of the interval integrating circuit 2 is applied to the input signal. However, since the divided signal of the divider 5 as shown in FIG. 2 (d) is inverted in the inverter I 1 and applied to the gate terminal of the field effect transistor FET, the field effect transistor FET is While the high potential signal is applied to its gate terminal (t 2 -t 3 , t 5 -t 6 , t 7 -t 9 ) and while the low potential signal is applied (t 0 -t 2 , t 3 -t 5 , t 6 -t 7 ) continue to be turned off. Accordingly, when the field effect transistor (FET) is turned off, the operational amplifier OP 1 , the capacitor C 1 , and the resistor R 5 are turned off. Operated as an integrator, the integral signal is output to the output terminal of the interval integrating circuit 2 as shown in FIG. 2B, and the capacitor C 1 is charged when the field effect transistor (FET) is turned on. Since the voltage is rapidly discharged through the field effect transistor (FET), the output signal of the interval integrating circuit 2 is low-powered as shown in (b) of FIG. It falls rapidly to the state,
이와같이 구간적분회로(2)에서 출력된 적분신호는 연산증폭기(OP2)의 비반전입력단자에 인가되고, 이때 그의 반전입력 단자에는 가번저항(VR1)에 의해 설정된 기준전압(ER)이 인가되고 있으므로, 제2도의(b)에 도시한 바와 같이 구간적분회로(2)의 적분신호가 기준전압(ER)보다 높을 경우에만 연산증폭기(OP2)의 출력단자에 제2도의 (c)에 도시한 바와 같이 고전위신호가 출력되고, 이 고전위신호는 다이오드(D2)를 통해 플립플롭(FF)을 세트시키므로 그의 출력단자(Q)에는 제2도의 (f)에 도시한 바와 같이 고전위신호가 출력되어 오아게이트(OR1)의 일측입력단자에 인가되며, 또한 이때 플립플롭(FF)의 출력단자(Q)에서 출력된 고전위신호는 저항(R9)을 통해 콘덴서(C4)에 제2도의 (g)에 도시한 바와 같이 충전되면서 오아게이트(OR1)의 타측입력단자에 인가된다.The integral signal output from the interval integrating circuit 2 is applied to the non-inverting input terminal of the operational amplifier OP 2 , and at this time, the reference voltage ER set by the provisional resistor VR 1 is applied to the inverting input terminal thereof. As shown in (b) of FIG. 2 , the output terminal of the operational amplifier OP 2 is connected to (c) of FIG. 2 only when the integral signal of the interval integrating circuit 2 is higher than the reference voltage ER. As shown, a high potential signal is output, and this high potential signal sets the flip-flop FF through the diode D 2 , and therefore its output terminal Q has a high potential as shown in FIG. The upper signal is output and applied to one input terminal of the OR gate OR 1 , and at this time, the high potential signal output from the output terminal Q of the flip-flop FF is a capacitor C 4 through the resistor R 9 . ) it applied to the other input terminal of the gate Iowa (OR 1) as charging, as shown in the second degree (g) .
이후 상기와 같은 방식으로 포지티브에지검출회로(6)에서 제2도의 (e)에 도시한 바와 같이 포지티브에지검출신호가 출력될 때 (t3) 플립플롭(FF)이 리세트되어 그의 출력단자(Q)에 저전위신호가 출력되므로 상기와 같은 방식으로 콘덴서(C4)에 충전되어 있던 전압은 저항(R9)을 통해 제2도의 (g)에 도시한 바와같이 서서히 방전된다. 이후 다시 연산증폭기(OP2)의 출력단자에 제2도의 (c)이 도시한 바와 같이 고전위신호가 출력될 때 플립플롭(FF)이 다시 세트되어 그의 출력단자(Q)에 고전위신호가 출력되므로 콘덴서(C4)의 충전전압은 제2도의 (g)에 도시한 바와 같이 다시 상승된다.Then, when the positive edge detection signal is output from the positive edge detection circuit 6 in the above manner as shown in (e) of FIG. 2 (t 3 ), the flip-flop FF is reset to its output terminal. Since the low potential signal is output to (Q), the voltage charged in the capacitor C 4 in the above manner is gradually discharged as shown in (g) of FIG. 2 through the resistor R 9 . Thereafter, when the high potential signal is output to the output terminal of the operational amplifier OP 2 as shown in (c) of FIG. 2, the flip-flop FF is set again so that the high potential signal is applied to the output terminal Q thereof. As a result, the charging voltage of the capacitor C 4 is increased again as shown in (g) of FIG.
따라서, 콘덴서(C4) 및 저항(R9)의 방전시정수를 상기 구간적분회로(2)의 구간적분 시간(t0-t2, t3-t5,t6-t7) 내에서 오아게이트(OR1)의 드레스홀도전압(VTH) 이하까지 방전 되지 않도록 설정시켜 놓으면, 구간적분회로(2)의 적분신호가 가변저항(VR1)에 의해 설정된 기준전압(ER) 보다 높게 출력될 경우에 플립플롭(FF)이 일정주기로 세트 및 리세트 되어 콘덴서(C4)의 충전전압이 오아게이트(OR1)의 드레스홀도전압(VTH) 이상을 유지하게 되므로 오아게이트(OR1)의 출력단자에는 제2도의 (h)에 도시한 바와 같이 계속해서 고전위신호가 출력된다. 이와 같이 오아게이트(OR1)의 출력단자에 출력된 고전위신호는 저항(R3)을 통해 트랜지스터(TR1)를 온시키므로 신호입력단자(IN)에 입력되어 저항(R1)을 통한 맥류신호의 일부가 저항(R2)을 통해 트랜지스터(TR1)로 흐르게되어 디스플레이회로(1)에 인가되는 맥류신호가 줄어들게된다. 따라서, 이때 신호입력단자(IN)이 입력되는 맥류신호의 뱐화량에 대하여 디스플레이회로(1)의 디스플레이량이 작게되므로, 결국 디스플레이회로(1)의 풀스케일이 높게된다.Accordingly, the discharge time constants of the capacitor C 4 and the resistor R 9 are set within the interval integration time t 0 -t 2 , t 3 -t 5 , t 6 -t 7 of the interval integration circuit 2. Iowa gate (OR 1) dress hole Fig voltage (VTH) release was set to be discharged to hereinafter section integrating the integral signal is significantly higher output than the reference voltage (ER) is set by the variable resistor (VR 1) of the circuit (2) in if the flip-flop (FF) is therefore to keep the voltage (VTH) than dress-hole of the terminal voltage Iowa gate (OR 1) a predetermined period set and the reset capacitor (C 4) Iowa gate (OR 1) The high potential signal is continuously output to the output terminal of as shown in (h) of FIG. As such, the high potential signal output to the output terminal of the OR gate OR 1 turns on the transistor TR 1 through the resistor R 3 , so it is input to the signal input terminal IN and pulses through the resistor R 1 . A portion of the signal flows through the resistor R 2 to the transistor TR 1 so that the pulse signal applied to the display circuit 1 is reduced. Therefore, at this time, the display amount of the display circuit 1 is small with respect to the amount of change in the pulse flow signal to which the signal input terminal IN is input, resulting in a high full scale of the display circuit 1.
또한, 이때 오아게이트(OR1)에서 출력된 고전위신호는 트랜지스터(TR4)를 오프시키고, 트랜지스터(TR5)를 온시키므로 발광다이오드(LED2) 만이 점등되어 디스플레이회로(1)의 현재풀스케일이 높다는 것을 표시하게 된다.In addition, since the high potential signal output from the OR gate OR 1 turns off the transistor TR 4 and turns on the transistor TR 5 , only the light emitting diode LED 2 is turned on, so that the current pull of the display circuit 1 is turned on. It indicates that the scale is high.
그러나, 신호입력단자에 입력되는 맥류신호가 낮아 구간적 분회로(2)의 적분신호가 제2도의 (b)에 도시한 바와 같이 가변저항(VR1)에 의한 기준전압(ER)보다 낮게 출력될 경우에는 연산증폭기(OP2)의 출력단자에 제2도의 (c)이 도시한 바와 같이 계속 저전위신호가 출력되므로 플립플롭(FF)은 포지티브에지검출회로(6)에서 포지티브에지검출신호가 출력될 때(t7) 리세트된 후 계속 그 상태를 유지하게되고, 이에따라 플립플롭(FF)의 출력단자(Q)에 계속 저전위신호가 출력되므로 콘덴서(C4)의 충전전압은 저항(R9)을 통해 계속 방전하게 되며, 이와 같이 콘덴서(C4)의 충전전압이 방전되어 오아게이트(OR1)의 드레스홀드전압(VTH)이하로 되는 시점(t8)에서 오아게이트(OR1)의 출력단자에 저전위신호가 출력되어 트랜지스터(TR1)를 오프시키므로 신호입력단자(IN)이 입력된 맥류신호는 저항(R1)을 통해 디스플레이회로(1)에 그대로 인가된다. 따라서, 이때 디스플레이회로(1)의 디스플레이량은 트랜지스터(TR1)가 온되었을 경우보다 크게되어 결국 디스플레이회로(1)의 풀스케일이 낮게된다.However, the pulse signal input to the signal input terminal is so low that the integral signal of the divisional circuit 2 outputs lower than the reference voltage ER by the variable resistor VR 1 as shown in FIG. In this case, since the low potential signal is continuously output to the output terminal of the operational amplifier OP 2 as shown in (c) of FIG. 2, the flip-flop FF is positively detected by the positive edge detection circuit 6. charging voltage of the arc when the output (t 7) after the reset still being kept that way, yiettara so keep a low potential signal is outputted to the output terminal (Q) of the flip-flop (FF) a capacitor (C 4) has resistance Discharge continues through (R 9 ), and thus at the time t 8 when the charging voltage of the capacitor (C 4 ) is discharged and becomes below the dresshold voltage (V TH ) of the OR gate (OR 1 ). The low potential signal is output to the output terminal of OR 1 ) to turn off the transistor TR 1 . The pulsed current signal to which the magnetic IN is input is applied to the display circuit 1 as it is through the resistor R 1 . Therefore, at this time, the display amount of the display circuit 1 becomes larger than when the transistor TR 1 is turned on, resulting in a lower full scale of the display circuit 1.
또한, 이때 상기 오아게이트(OR1)에서 출력된 저전위신호는 트랜지스터(TR4)를 온시키고, 트랜지스터(TR5)를 오프시키므로 발광다이오드(LED1)만이 점등되어 디스플레회로(1)의 현재 풀스케일의 레벨이 낮다는 것을 표시하게 된다.Further, at this time the current of the Iowa gate the low potential signal outputted from the (OR 1) is turns on the transistor (TR 4), because turning off the transistor (TR 5) is illuminated, only the light emitting diode (LED 1) display circuit (1) This indicates that the level of full scale is low.
이상에서와 같이 본 고안은 신호입력단자에 입력되는 맥류신호를 구간적분회로에 의하여 일정구간씩 적분하고, 이 구간적분신호의 크기가 실정된 기준전압보다 클 경우에는 디스플레이회로에 입력되는 맥류신호를 분할하여 풀스케일의 레벨을 높게함과 동시에 현재 풀스케일의 레벨이 높다는 것을 표시하고, 구간적분신호의 크기가 설정된 기준전압보다 낮을 경우에는 맥류신호를 디스플레이회로에 그대로 입력시켜 풀스케일의 레벨을 낮게함과 동시에 현재 풀스케일의 레벨이 낮다는 것을 표시하게 됨으로써, 순간적으로 높은 음에 대하여 오동작을 일으키지 않고, 디스플레이레벨 변동의 입계상태에서 발생하는 흔들거림현상을 방지할 수 있게되며, 또한 전체 회로동작이 확실하여 제품의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, the present invention integrates the pulse wave signal inputted to the signal input terminal by a predetermined interval by the interval integrating circuit, and when the magnitude of the interval integrated signal is larger than the actual reference voltage, the pulse signal input to the display circuit is applied. The full scale level is increased and the current full scale level is high. If the magnitude of the interval integrated signal is lower than the set reference voltage, the pulse signal is input to the display circuit as it is to reduce the full scale level. At the same time, by indicating that the level of the current full-scale is low, it is possible to prevent the shaking phenomenon occurring in the boundary state of the display level fluctuation without causing a malfunction of the high sound instantly. This certainty has the advantage of improving the reliability of the product.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019830010734U KR860000367Y1 (en) | 1983-12-16 | 1983-12-16 | Automatic display level change circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
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| KR850005385U KR850005385U (en) | 1985-08-10 |
| KR860000367Y1 true KR860000367Y1 (en) | 1986-03-17 |
Family
ID=70160476
Family Applications (1)
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| KR2019830010734U KR860000367Y1 (en) | 1983-12-16 | 1983-12-16 | Automatic display level change circuit |
Country Status (1)
| Country | Link |
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-
1983
- 1983-12-16 KR KR2019830010734U patent/KR860000367Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR850005385U (en) | 1985-08-10 |
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