KR850000366B1

KR850000366B1 - Solid-state device

Info

Publication number: KR850000366B1
Application number: KR1019810001395A
Authority: KR
Inventors: 마사가즈 아오끼; 하루히사 안또; 신야 오오바; 쇼지 하나무라; 이와오 다께모도; 류이찌 이자와
Original assignee: 가부시기 가이샤 히다찌 세이사꾸쇼; 요시야마 히로기찌
Priority date: 1981-04-23
Filing date: 1981-04-23
Publication date: 1985-03-22
Also published as: KR830005725A

Abstract

The colour image pick-up device includes a semiconductor body, an optical filter and sets of photo-electric elements disposed on the surface of the body. Each set comprises several elements arranged to receive a complementary colour component of an object, reperated by the filter. The elements are constructed differentially from those of the other sets in order that the ratios between the input light signal and output electrical signal of the elements of the sets are uniform. Partial compensation is achieved for differing sensitives of the elements to the light of different colour components.

Description

Solid state imaging device

제1도는 종래의 MOS형 고체촬상소자의 구성을 나타낸 개략 회로도.1 is a schematic circuit diagram showing the configuration of a conventional MOS type solid-state image pickup device.

제2도는 제1도에서 인터레이스회로의 일예를 나타낸 개략 회로도.2 is a schematic circuit diagram showing an example of an interlace circuit in FIG.

제3도는 본 발명의 고체촤상소자의 실시예를 나타낸 회로 블럭도.3 is a circuit block diagram showing an embodiment of the solid state phase element of the present invention.

제4도는 제3도에서의 인터페이스 회로 및 수직 버퍼 회로의 일예를 나타낸 개략 회로도.4 is a schematic circuit diagram showing an example of an interface circuit and a vertical buffer circuit in FIG.

제5도는 제4도에서의 각 노오드 및 수직버퍼회로 제어펄스 ψB1, ψB2를 나타낸 펄스타이밍 차아트이다.FIG. 5 is a pulse timing chart showing respective node and vertical buffer circuit control pulses B1 and B2 in FIG.

본 발명은 고체촬상소자에 관한 것이며, 특히 고체촬상소자의 다이니믹 레인지(dynamic range)향상에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid state image pickup device, and in particular, to a dynamic range improvement of a solid state image pickup device.

제1도는 종래의 고체촬상소자(이하 포토센서)의 대표적 예를 나타내며, 절연게이트형 트랜지스터(이하 MOST)를 수직 스위치소자로하여 이 MOST 소오스 접합을 포토다이오드로 사용하는 회소를 메트릭 상으로 배열한 MOS형 포토센서의 기본적인 회로구성을 나타낸 것이다. 도면중 1은 수평주사회로가 되는 시프트 레지스터, 2는 수직주사회로가 되는 시프트레지스터, 3은 인터레이스회로, 4는 Y방향의 어드레스를 지정하는 수직주사선(수직게이트선), 5는 수직 스위치 소자의 포토다이오드, 6은 포토다이오드, 7은 수직신호선, 8은 수평시프트 레지스터 (1)로부터의 출력에 의하여 순차적으로 X방향의 어드레스를 하는 수평스위치소자, 10은 수평신호선, 11은출력단자, 12는 포토다이오드 배열의 영역을 나타낸다.FIG. 1 shows a typical example of a conventional solid state imaging device (hereinafter, a photo sensor), and an array of elements using the MOST source junction as a photodiode is arranged in a metric form using an insulated gate transistor (hereinafter referred to as MOST) as a vertical switch element. It shows the basic circuit configuration of MOS type photo sensor. In the figure, 1 is a shift register for horizontal scanning, 2 is a shift register for vertical scanning, 3 is an interlace circuit, 4 is a vertical scan line (vertical gate line) specifying an address in the Y direction, and 5 is a vertical switch element. A photodiode, 6 a photodiode, 7 a vertical signal line, 8 a horizontal switch element sequentially addressing in the X direction by the output from the horizontal shift register 1, 10 a horizontal signal line, 11 a output terminal, 12 a The area of the photodiode array is shown.

제2도는 제1도에 3으로 표시한 인터레이스회로의 구체적인 예를 나타낸 것으로서, 도면중 21은 수직 시프트 레지스터, 22는 인터레이스회로, 23의 영역은 포토다이오드 배열을 나타낸다.FIG. 2 shows a specific example of the interlace circuit indicated by 3 in FIG. 1, where 21 is a vertical shift register, 22 is an interlace circuit, and 23 is a photodiode array.

제2도의 동작을 설명하면, 예를들면 단자(24)에 필드선택 펄스(F1)가 인가되어 있을때, 수직시프트 레지스터에서 출력선(26)에 출력펄스가 송출되면, 이에 따라 28, 29의 수직 게이트선이 동시에 선택된다. 다음에 출력선(27)에 출력펄스가 송출되면, 30, 31의 수직 게이트선이 동시에 선택된다. 한편, 필드선택펄스(F2)가 단자(25)에 들어올때는, 수직시프트 레지스터로부터의 출력선(26),(27)에의 출력 펄스에 따라 선택되는 수직게이트의 쌍은, 29, 30의 조(組)와, 31, 32의 조이다. 즉, 필드선택 펄스의 절환으로 수직게이트선이 서택되는 조가 일단(一段)이 이동(shift)되어 이로인하여 인터레이스동작이 가능해진다.Referring to FIG. 2, for example, when the field select pulse F1 is applied to the terminal 24, an output pulse is output from the vertical shift register to the output line 26. Accordingly, 28, 29 vertical The gate line is selected at the same time. Next, when the output pulse is sent to the output line 27, 30 and 31 vertical gate lines are simultaneously selected. On the other hand, when the field select pulse F2 enters the terminal 25, the pair of vertical gates selected in accordance with the output pulses from the vertical shift registers to the output lines 26 and 27 has 29, 30 pairs ( V) and 31, 32. That is, one end of the pair in which the vertical gate line is picked up by the switching of the field selection pulse is shifted, thereby enabling the interlacing operation.

그리고 제1도, 제2도에 나타낸 바와 같은 회로 구성의 포토센서는, 양산(量産)체제가 되도록, 비교적 소형이면서도 실용적인 레벨의 해상도를 얻을 수 있는 화소수(畵素數)를 갖는 고밀도 포도센서를 실현하고져 하면, 다이나믹 레인지가 감소한다는 난점에 당면하게 된다. 즉 상기한 바와 같은 포토센서의 밀도는, 현재 VLSI(Very Large Scael Intergration)로 개발이 진행되고 있는 소자를 초과하는 규모의 것으로서, 미세가공 기술을 필요로 하게 되며, 소자의 내압이나 신뢰도상 필연적으로 전원전압을 낮취야만 된다. 이점에 관해서는, 예를 들면 H.Masuda et al, "Characteristics and Limitation of Scaled Down MOSFET's Due to Two-Dimensional Field Effect" IEEE, Trans, Electron Devices, ED-26,6, P980, June 1979등에 상세하게 나타나 있다.The photosensors of the circuit configuration shown in FIG. 1 and FIG. 2 are high density grape sensors having a pixel count that can achieve a relatively small and practical level of resolution so that a mass production system can be achieved. If you achieve this, you will face the challenge of reducing the dynamic range. In other words, the density of the photosensor as described above, which is larger than the device currently being developed by VLSI (Very Large Scael Intergration), requires microfabrication technology, and inevitably in terms of breakdown voltage and reliability of the device. The power supply voltage must be reduced. As for this, see, for example, H. Masuda et al, "Characteristics and Limitation of Scaled Down MOSFET's Due to Two-Dimensional Field Effect" IEEE, Trans, Electron Devices, ED-26, 6, P980, June 1979, etc. Is shown.

그리고 제1도, 제2도에 나타낸 회로구성의 포토센서에서는, 인터레이스 회로부에서 MOST 201로된 절환스위치를 사용하고 있으므로 반드시 역치 전압(Threshold Voltage) (V_T)에 의한 전압강하를 발생한다. 가령, 수직 시프트 레지스터부터 전원전압(V_DD)이 그대로 공급되드라도 수직게이트선에는, V_DD-V_T의 전압밖에 인가되지 않는다. 이 경우, V_T는 기판효과에 의하여 큰값이 되어있는 일이 많으며, V_DD-V_T가 V_DD보다 20∼30%나 감소하는 일도 적지않다. 또한 포토센서의 다이나믹 레인지는, 포토게이트(5)의 역치 전압을 V_T' 라하면 V_DD-V_T-V_T'로 주어지므로 역치전압에 의한 다이나믹레인지의 감소는 V_DD의 5할정도가 되어 전술한 바와같이 가장 낮은 V_DD보다 더 낮아지게 된다는 중요한 문제가 된다. 예컨대 최근의 고집적 MOSLSI에 사용되는 전원전압 5V를 V_DD로 한경우 V_T∼ 2.0V, V_T'∼1.5V(기판효과가 있으므로 V_T,V_T' 는 커진다)로 하면 다이나믹 레인지는 1.5V정도 이하가 되어, 콜트라스트가 높은 피사체를 촬영할때, 백(白)레벨이 찌브러져(limited)버려, 실제로 화면이 보기 어렵게 되어 실용적이 아니다.In the photosensor having the circuit configuration shown in Figs. 1 and 2, since the switching switch of MOST 201 is used in the interlace circuit section, a voltage drop due to a threshold voltage (V _T ) always occurs. For example, even if the power supply voltage V _DD is supplied directly from the vertical shift register, only a voltage of V _DD -V _T is applied to the vertical gate line. In this case, V _T is often something that is a keungap by the substrate effect, V _DD -V _T is not a few things to reduce 20 ~ 30% or more than V _DD. In addition, the dynamic range of the photosensor is, "when referred to V _DD -V _{_T} -V _T 'the threshold voltage of the photogate (5) V _T reduction of the dynamic range given by the threshold voltage so as to have a degree of 5 V _DD This is an important problem that it will be lower than the lowest V _DD as described above. For example, when the power supply voltage 5V used in the latest high density MOSLSI is set to V _DD , the dynamic range is about 1.5V when V _T to 2.0V and V _T 'to 1.5V (V _T and V _T ' are increased due to the substrate effect). When photographing a subject with high coltra, the white level becomes limited, and the screen becomes difficult to actually see, which is not practical.

본 발명은 상기한 종래의 포토센서의 문제점을 개선하기 위한 것으로서, 다이나믹 레인지가 넓은 포토센서를 제공하는데 목적이 있다.The present invention has been made to improve the problems of the conventional photosensor described above, and an object thereof is to provide a photosensor having a wide dynamic range.

즉, 본 발명의 목적은, 수직 게이트선에 소정의 구동전압을 공급할 수 있는 포토센서를 제공하는데 있다. 이와 같은 상기 목적을 달성하기 위하여, 본 발명의 포토센서는, 인터레이스 회로와 포토다이오드 배열의 사이에 버퍼 회로를 설치하고, 이 버퍼회로에 의하여 인터레이스 회로에서 전압강하된 수직 구동 펄스의 고레벨 전압을 보상하도록한 것이다.That is, an object of the present invention is to provide a photosensor that can supply a predetermined driving voltage to the vertical gate line. In order to achieve the above object, the photosensor of the present invention is provided with a buffer circuit between the interlace circuit and the photodiode array, and compensates the high level voltage of the vertical drive pulse dropped in the interlace circuit by the buffer circuit. To do it.

이하 본 발명을 실시예에 따라 상세히 설명한다. 제 3도는 본 발명의 고체촬상소자의 실시예를 나타낸 회로 블럭도이다.Hereinafter, the present invention will be described in detail with reference to Examples. 3 is a circuit block diagram showing an embodiment of the solid state image pickup device of the present invention.

제3도중, 41은 수평시프트 레지스터와 수평스위치 소자를 함께 나타낸 블럭, 42는 수직시프트레지스터, 43은 인터레이스회로, 44는 포토다이오드배열, 45는 출력단자(단수이거나 복수라도 좋다), 46은 수직버퍼회로, 47은 포토게이트, 48은 수직신호선, 49는 포토다이오드이다. 제3도에서, 수직 버퍼회로(46)는, 인터레이스회로를 통과함으로써 전압강하된 수직레지스터로부터의 출력펄스를 다시 수직게이트선의 구동펄스의 소정 고레벨까지 끌어올려 최고전압(V_DD)이 포토게이트(47)에 인가될 수 있도록 보상하는 것이다. 이로 인하여 넓은 다이나믹 레인지의 포토센서를 얻게 되는 것이다.3, 41 is a block showing a horizontal shift register and a horizontal switch element, 42 is a vertical shift register, 43 is an interlace circuit, 44 is a photodiode array, 45 is an output terminal (single or plural), and 46 is vertical. A buffer circuit, 47 is a photogate, 48 is a vertical signal line, and 49 is a photodiode. In FIG. 3, the vertical buffer circuit 46 pulls the output pulse from the vertical register, which has been dropped by passing through the interlace circuit, to the predetermined high level of the driving pulse of the vertical gate line, so that the highest voltage V _DD becomes a photogate ( 47) to be applied for compensation. This results in a wide dynamic range photosensor.

제4도는 제3도에서의 수직 버퍼회로의 구체적인 일예를 나타낸 것으로, 도면중 51은 수직 시프트 레지스터(50)의 1단을 구성하는 단위회로, 52는 인터레이스 회로, 53은 수직 버퍼 회로, 54는 포토 다이오드 배열을 각각 나타낸다.4 shows a specific example of the vertical buffer circuit in FIG. 3, in which 51 is a unit circuit constituting one stage of the vertical shift register 50, 52 is an interlace circuit, 53 is a vertical buffer circuit, and 54 is a Each photodiode array is shown.

인터레이스 주사기구는 인터레이스회로(52)와 수직버퍼회로(53)로 구성되어 있다.The interlace syringe mechanism is composed of an interlace circuit 52 and a vertical buffer circuit 53.

또 제5도는, 제4도 회로의 동작 타이밍 차아트의 일예를 나타낸 것이다.5 shows an example of the operation timing difference art of the FIG. 4 circuit.

이하 제5도를 참조하여 제4도에 나타낸 본 발명의 구체적인 일실시예의 동작 원리를 설명한다.Hereinafter, the operating principle of one specific embodiment of the present invention shown in FIG. 4 will be described with reference to FIG.

제 4도에서, 수직 시프트 레지스터로부터의 출력펄스(V_DD전압)가 지금 출력선(55)에 나타낸 노오드(A)에 제 5도의 81과 같이 가해졌다고 하자, 그러면 필드 절환펄스 ψ_F1, ψ_F2는 단자(58), (59)에 인가되어 ψ_F2가 고레벨(V_DD), ψ_F1이 저레벨이라하면(반대의 경우도 이하 마찬가),In FIG. 4, the output pulse (V _DD voltage) from the vertical shift register is applied to the node A now shown in the output line 55 as 81 of FIG. 5, and then the field switching pulses ψ _F1 , ψ _F2 is applied to terminals 58 and 59 so that ψ _F2 is high level (V _DD ) and ψ _F1 is low level (or vice versa).

그때 63, 63'로 나타낸 출력선 노오드(B), (B')에는 t₁에서 t₂간에 제 5도의 84의 86과 같이 V_DD-V_T인 전압이 나타난다(V_T는 MOST (56), (57)의 역치전압). 이 노오드(B), (B')에 나타난 V_DD-V_T인 전압에 의해 MOST (66), (67)의 게이트-소오소간 용량(C_CS), 부가용량(C_B; 70, 71) 및 기생용량(C_P)은, V_DD-V_T로 충전된다. 노도드(B), (B')는 V_DD-V_T로 충전되어 있으므로 MOST (56), (57)는, 거의 차단상태가 되며, 노도드(B), (B')의 임피던스는 높아지고 있다. 충전종료 후에 단자(60)에 펄스(ψ_B1)를 제5도 82의 타이밍(t₂)에서 인가한다. 그러면, 노오드(B), (B')의 전압은, C_GS및 C_B를 통해 제5도 84의 87에 나타난 바와 같이 ΔV만큼 올라간다. 이 상승된 전압량(ΔV)은 다음의 식과 같이 된다.At that time, the output lines (B) and (B ') represented by 63, 63' show a voltage of V _DD -V _T between t ₁ and t ₂ as shown in 86 of Fig. 84 (V _T is MOST (56). ), Threshold voltage of (57). The gate-to-source capacitance (C _CS ) and additional capacitance (C _B ; 70, 71 of MOST (66), (67) are determined by the voltage V _DD -V _T shown in the nodes (B) and (B '). ) And parasitic capacitance C _P are charged with V _DD -V _T. Since the nodes (B) and (B ') are charged to V _DD -V _T , the MOSTs (56) and (57) are almost blocked, and the impedances of the nodes (B) and (B') are high. have. After the end of charging, the pulse ψ _B1 is applied to the terminal 60 at the timing t ₂ of FIG. Then, the voltages of the nodes B and B 'rise by ΔV through C _GS and C _B as shown in 87 in FIG. This increased voltage amount DELTA V becomes as follows.

Vc : 노오드 C의 전압Vc: voltage of node C

따라서, C_B의 값을 적당하게 선택함으로써, 노오드(B), (B')의 전압 (V_B)을Therefore, by appropriately selecting the value of C _B , the voltages V _B of the nodes B and B ′ are adjusted.

V_B= V_DD- V_T+ΔV > V_DD+V_T V _B = V _DD -V _T + ΔV> V _DD + V _T

로 할수 있다. 이와 같이 게이트-소오스 간의 부가용량(C_B; 70, 71)을 통한 부우트스트랩 효과에 의해 노오드(B), (B')의 전압(V_B')을 V_DD보다 충분히 높게 할 수 있다. 이 때문에 포토게이드(72), (73)에 연결되는 수직 주사선(수직게이트선)(64), (65)의 노오드(C), (C')에는, 펄스(ψ_B1)의 고레벨(V_DD)이 제 5도(85)에 나타내는 바와 같이 그대로 인가된다. 이 때문에 포토게이트(72), (73)에는 역치 전압강하가 없는 매우 높은 전압(V_DD)이 인가되어, 포토센서의 다이나믹 레인지가 보증된다.You can do In this way, the voltage V _{B '} of the nodes B and B' can be sufficiently higher than V _DD due to the bootstrap effect through the additional capacitances C _B ; 70 and 71 between the gate and the source. . For this reason, the high level V of the pulse ψ _B1 is applied to the nodes C and C 'of the vertical scanning lines (vertical gate lines) 64 and 65 connected to the photogauges 72 and 73. _DD ) is applied as it is, as shown in FIG. For this reason, the photogate 72, 73 is applied to a very high voltage (V _DD) without a threshold voltage drop, the dynamic range of the photo sensor is ensured.

제4도, 제5도에 나타낸 실시예에서는, 펄스(ψ_B2)를 단자(61)에 인가하고, 제5도(83)과 같은 타이밍으로 인가함으로써 포토게이드(72), (73)에 연결되는 수직 게이트선(64), (65)의 전압을 다시 하강시키고 있다. 이것은 펄스(ψ_B1)의 저레벨의 전압이 약간 상승되어 있더라도, 이 방법에 의하여 포토 게이트에 연결되는 수직 게이트선의 전압을 단자(62)의 전압(V_S)(예를들면 O[V])으로 정확하게 떨어뜨릴 수 있다. 또, ψ_B2를 1수평 주사기간동안 고레벨로 해두면 포토게이트를 저임피던스로 유지할 수 있어 유도잡음에 대하여 영향을 받지 않는 상태로 할 수 있다. 특히 전자는 포토다이오드가 오버플로우 되어 포토게이트 밑을 테일링 전류로 흐르는 캐리어를 방지하는데 효과가 크다.In the embodiment shown in FIGS. 4 and 5, the pulse ψ _B2 is applied to the terminal 61 and connected at the same timing as that of FIG. The voltages of the vertical gate lines 64 and 65 become lowered again. This is because the voltage of the vertical gate line connected to the photo gate by this method is converted to the voltage V _S of the terminal 62 (for example, O [V]) even though the low level voltage of the pulse ψ _B1 is slightly increased. Can be dropped accurately. In addition, if ψ _B2 is kept at a high level for one horizontal syringe, the photogate can be kept at a low impedance, and the state can be made insensitive to induced noise. In particular, the electrons are effective in preventing the photodiode from overflowing and carriers flowing under the photogate with tailing current.

상기한 바와 같은 사이클을 반복함으로써 순차적으로 화소의 신호가 독출된다.By repeating the cycle as described above, the signal of the pixel is read out sequentially.

이상 설명한 [실시예]로서 알수 있듯이, 본 발명은 X-Y어드레스형으로 MOST등에 의한 인터레이스회로 및 수직주사회로를 내장하고 있는 포토센서이며 모두 적용할 수 있다. 예를 들면 제 3도 41은 수평주사회로로서 MOST에 의한 디지틀적인 시프트 레지스터 뿐만 아니라, 아날로그 신호를 취급하는 전하 이송소자(이하 CTD라함)이라도 좋다. 이 경우 41은 CTD와 CTD에 수직신호선(48)으로 부터의 신호를 전송하는 스위치등을 포함한 회로가 된다.As can be seen from the above-described [Examples], the present invention is an X-Y address type photo sensor which incorporates an interlace circuit and a vertical scanning furnace by MOST and the like. For example, FIG. 41 is a horizontal scanning circuit, which may be a charge transfer device (hereinafter referred to as CTD) that handles analog signals as well as digital shift registers by MOST. In this case, 41 is a circuit including a CTD and a switch for transmitting a signal from the vertical signal line 48 to the CTD.

또, 제3도에서는 P-N접합의 다이오드 배열(44)을 갖는 MOS형 포토센서의 예를 나타냈으나, 이것은 이에 한정되지 않고, CID(Charge Injection Device : 역시 X-Y 어드레스형)이라도 좋다.3 shows an example of a MOS type photosensor having a diode array 44 of a P-N junction, this is not limited to this, and may be a CID (Charge Injection Device: X-Y address type).

또, 제3도에서의 수평, 수직 레지스터등의 위치는 위쪽 및 좌측에 한정되는 것은 아니며, 예를 들면 수직관계의 회로를 우측으로 이동시켜도 되며, 수평레지스터는 아래쪽 또는 상하로 설치하여 교대로 사용하는 방식을 사용해도 좋다.In addition, the positions of the horizontal and vertical registers in FIG. 3 are not limited to the upper side and the left side. For example, the circuits in the vertical relationship may be moved to the right side, and the horizontal registers may be alternately installed downward or upward. You can use this method.

이상 설명한 본 발명의 실시예에서는, 전자를 신호 캐리어로 하는 경우(n 채널)가 도시되어 있으나, 이것은 이에 한정되지 않고, 정공을 신호 캐리어로 하는 경우(P 채널)에도, 펄스의 극성, MOST나 다이오드의 도전형을 반대로 하는 등에 거의 동일하게 적용할 수 있는 것이다.In the above-described embodiment of the present invention, the case where electrons are used as signal carriers (n channel) is illustrated, but the present invention is not limited thereto, and even when holes are used as signal carriers (P channel), the polarity of the pulse, the MOST, The same can be applied to reversing the conductivity type of the diode.

이상 설명한 바와 같이 본 발명에서는, 포토센서의 인터레이스 회로와 수직 게이트선 간에 버퍼회로를 설치하여, 이것에 의하여 역치 전압강하가 없고 매우 높은 펄스를 포토 게이트에 인가할 수 있게 되어 다이나믹 레인지가 넓고, 콘트라스트가 높은 피사체라도 양호한 품질의 영상의 포토센서를 실현할 수 있다.As described above, in the present invention, a buffer circuit is provided between the interlace circuit of the photosensor and the vertical gate line, thereby enabling a very high pulse to be applied to the photo gate without a threshold voltage drop, thereby providing a wide dynamic range and contrast. Even with a high object, a photosensor of a good quality image can be realized.

Claims

A plurality of photodiodes 5 arranged on the same semiconductor substrate in two dimensions, a horizontal switch element 8 and a vertical switch element 5 for selecting the photodiode 6, and the horizontal and vertical switch elements Interlacing, each having a horizontal scanning circuit 1 and a vertical scanning circuit 2 for applying a scanning pulse, and selecting a plurality of vertical scanning lines 4 by a switch element to enable horizontal scanning of a plurality of rows of scanning lines. A solid-state imaging device having a scanning mechanism, wherein the interlaced scanning mechanism has means for compensating the voltage level of the scanning pulse dropped by the switch element.