KR830001246B1

KR830001246B1 - Mosfet장치

Info

Publication number: KR830001246B1
Application number: KR7903527A
Authority: KR
Inventors: 리도우 알렉산더; 헤르만 토마스; 루멘니크 블라디미르
Original assignee: 게랄드 에이 · 코리스; 인터내셔널 렉티파이어 코퍼레이션
Priority date: 1979-05-14
Filing date: 1979-10-13
Publication date: 1983-06-27
Also published as: KR830001247B1; KR830001745A

Abstract

내용 없음.

Description

MOSFET장치

제1도는 특히 2개의 소오스 및 게이트의 금속 패턴을 도시한 본 발명을 구체화한 대출력 평면도.

제2도는 제1도의 선 2-2에 따른 단면도.

제3도는 특히 p(+)접촉의 주입 및 확산단계를 도시한 제1도 및 제2도의 초기단계를 도시한 제2도의 같은 단면도.

제4도는 n(+)주입 및 확산단계를 도시한 제조공정의 제2단계를 도시한 설명도.

제5도는 채널주입 및 확산단계를 도시한 제1도 및 제2도의 제조공정의 다른 공정을 도시한 설명도.

제6도는 소오스 예비증착 및 확산단계를 도시한 것으로서 게이트 산화물이 제2도의 소자를 형성하는 금속화단계를 위해 절단되는 최종단계에 앞서 행해지는 공정단계의 설명도.

제7도는 본 발명의 제2실시예의 평면도.

제8도는 제7도의 선 7-7에 따르는 단면도.

제8도는 수정된 소오스 접촉구성을 도시한 제2도와 같은 도면.

제9도는 산화물 아래 영역(40)이 n(-)의 제2도의 그것과 같은 소자의 순방향 전류 특성도.

제10도는 영역(40)이 높은 n(+) 도전율을 가지는 제2도의 그것과 동일의 소자의 특성도.

제11도는 웨이퍼의 잔부에서 요소를 분리하기전의 반도체웨이퍼상의 완성된 소자의 평면도.

제12도는 게이트 패드 영역에 있어서의 게이트 접촉자와 소오스 다각형과의 관계를 도시한 게이트 패드의 확대상세도.

제13도는 소자의 제조공정의 1단계에 있어서의 소스영역의 작은 부분의 상세 평면도.

제14도는 제13도의 선 14-14에 따른 단면도.

제15도는 다중 실리콘게이트, 소스전극 및 드레인 전극을 웨이퍼에 부착한 제14도와 같은 도형.

본 발명은 MOSFET장치에 관한 것으로, 매우 높은 역전압 및 대단히 낮은 도통시 저항으로 고출력 용도에 사용할 수 있는 새로운 구조로 형성시킨 수직도 전형의 고전력 MOSFET장치에 관한 것이다.

트랜지스터에 대한 바이폴라 트랜지스터의 주된 장점은 바이폴라 트랜지스터 단위 도전영역당의 도통시 저항이 대단히 낮은 것이다. MOSFET 트랜지스터는 바이폴라 트랜지스터에 비하여 많은 장점을 가지고 있는데 그것은 대단히 빠른 스위칭 속도, 대단히 높은 이득을 가지며 소수 캐리어 소자에 의해 나타나는 2차 항복(파괴)이 되지 않는 장점을 가진다. 그러나 MOSFET트랜지스터는 높은 도통시 저항을 가지므로 대출력 스위칭의 용도에 사용되는 것이 제한되어 있다.

본 발명은 비교적 낮은 순방향 저항을 가지는 새로운 대출력 MOSFET장치를 제공하여 바이폴라 트랜지스터의 많은 장점을 가지게 하면서 스위칭 장치로서도 바이폴라 트랜지스터의 경쟁이 되게 한다. 특히 본 발명에 의하면 소자의 단위 영역단의 순방향저항은 종래 MOSFET형 소자에 존재한 단위영역당의 제한저항과 비교해 최소한 2의 계수만큼 감소되어 있다.

본 발명의 한 실시예에 의하면 반도체 웨이퍼의 동일면상에 2개의 소스가 설치되는데 이들은 횡방향으로 상호간 격리된다. 게이트 산화물 피막상에 부착된 게이트 전극은 통상 소스들 사이에 배치된다. 2개의 p형 도전채널이 게이트의 바로 아래에 배치되며 상호간 n형 벌크(bulK)영역에 의해 격리되어 있다. 각 소스로부터 전류는 (채널로 이루어지는 반전층의 형성후) 그의 각 채널을 통하여 흐를수가 있고 이것에 의해 다수 캐리어 도전은 벌크영역을 경유하고 웨이퍼 또는 칩을 가로질러 드레인 전극에까지 흐를 수 있다. 드레인 전극은 웨이퍼의 반대면상에 설치될 수 있거나 또는 소스 전극으로부터 횡방향으로 변위한 표면영역상에 설치될 수 있다. 이러한 구성은 D-MOS 소자의 바람직한 제조기술을 사용하여 행해진다. 이러한 기술은 각종의 전극 및 채널에 대한 정확한 배열을 하게하며, 또한 채널 길이를 매우작게 형성시킬수 있다. 상기 구성의 소자가 MOSFET신호형 소자에 대해서 상기에 기술되어 있지만 그 구조는 통상 사용되는 신호 MOSFET의 구조와는 다르다.

본 발명의 소자는 매우 높은 저항율을 가지는 n(-)기판의 기본적인 구성으로 그의 고저항율은 소자가 소망의 역전압을 얻기에 필요하다. 예를들어 400(V)소자에 대해 n(-) 영역은 약 20(Ω-cm)의 저항율을 가진다. 그러나 이 고저항율 특성은 MOSFET소자의 도통시 저항이 전력 스위치로서 사용되었을 때 매우 높은 저항을 나타내도록 한다.

본 발명에 의하면 중앙벌크 영역의 상부에 대해 2개 반전층이 드레인 전극의 통로로 전류를 공급하고, 게이트 산화물 피막의 바로 아래에 형성시킨 상기 중앙 영역이 예를들어 그 채널 영역에 있어서 n(+)의 확산에 의하여 소자의 역전압 특성을 손상시키지 않고도 형성되는 매우 낮은 저항율의 재료로 형성될 수 있다.

보다 구체적으로는 본 발명에 의하면 이 공통채널은 게이트 산화피막의 바로 아래에 형성시킨 상부 및 드레인 전극을 향하여 연장시킨 하방 벌크부를 가진다. 이 하방벌크부는 높은 전압을 발생시키기 위한 고저항율을 가지며, 소자의 소망 역전압에 의존하는 깊이를 가진다. 그리고 (400(V) 소자의 경우, 게이트 산화물 바로 아래에 있는 영역은 약 35미크론의 깊이를 가지고 또한 90(V)소자의 경우는 약 8미크론의 깊이를 가진다. 또한 역전압이 걸려있는 동안은 펀치-드로우(punch-through)를 방지하기 위해 필요한 보다 두꺼운 공핍영역을 형성하도록 소자의 소망 역전압에 따라 다른 깊이가 선택된다. 공통 채널의 상부는 약 3 내지 6미크론의 깊이까지 매우 높은 도전성기판(n(+))으로 제조되며, 이것이 소자의 내역전압능력을 손상치 않는다는 것을 알 수 있다. 그러나 이것은 2의 계수이상 소자의 단위영역당 도통시 저항을 감소시킨다. 이 결과로서 구성된 소자는 통상의 고출력 바이폴라 스위칭 소자와 경쟁할 수 있게 되었다. 그것은 이 소자가 바이폴라 소자에 대한 MOSFET소자의 모든 장점뿐만 아니라 매우 낮은 순방향 저항도 가지고 있기 때문이다.

본 발명은 또한 매우 간단한 마스크에 의해 제조될 수 있게하여 대단히 높은 충전 밀도가 얻어지는 낮은 순방향 저항을 가진 새로운 대출력 MOSFET를 제공하는 것이다. 이 소자는 더구나 매우 낮은 캐패시턴스를 가진다.

본 발명의 바람직한 실시예에 의하면 개별적으로 격리된 소스영역의 각각은 다각형의 구조이며 소자의 표면상에 배치된 소스의 길이에 따라 일정의 간격으로 형성시키려면 6각형이 바람직하다. 대단히 많은 수의 작은 6각형 소스 소자가 소정 소자의 반도체의 동일면에 형성될 수 있다. 예를들어 6,600개의 6각형 소스 영역은 약 234(mm) ×3356(mm)의 규격을 가지는 칩영역내에 형성되어서 약 5588(mm)의 유효 채널폭을 갖게되며, 이것에 의해 소자가 대단히 큰 전류용량을 갖게 한다.

인접한 소스간의 공간은 다중 실리콘 게이트 또는 어떤 게이트 구조를 가진다. 게이트 구조는 소자의 전표면상에 양호한 접촉을 행하는 가늘고 긴 게이트접촉 핑거(finger)에 의해 소자의 표면에 대하여 접촉되어 있다.

다각형 소스 영역의 각각은 균일한 도전층에 의해 접촉되어 있고 이 도전층은 소스영역을 덮는 절연층에 형성한 개구를 통하여 다각형 소스와 개별적으로 결합한다. 이 개구는 통상의 D-MOS 포오토리도 그래피(석판 인쇄술)에 의해 형성될 수 있다. 소스패드(source pad) 접속영역이 소스도체에 대해 장치되며 게이트패드 접속영역이 가늘고 긴 게이트핑거에 대해 장치되며, 드레인 접속영역이 반도체 소자의 반대면에 형성된다.

이와 같은 다수의 소자가 단일의 반도체 웨이퍼에 형성되며, 또한 이들 각각의 소자가 스크라이브(scribe)또는 어떤 다른 방법에 의해 서로 분리된다.

본 발명의 다른 특징에 의하면 게이트산화 피막아래에 채널를 형성시킨 p형 영역은 매우 깊게 확산된 영역을 소스의 아래에 가지며, 이것에 의해 p형 확산영역은 소자의 기판을 형성하는 n(-)에 피택셜층 중에 큰만경의 곡율을 가지게 한다. 이러한 깊은 확산 또는 깊이를 깊게한 접합은 소자단부상에 전압의 기울기 특성을 좋게하며 보다 높은 역전압에서도 소자의 사용을 가능케 한다.

이하 첨부도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.

본 발명의 새로운 MOSFET의 제1의 실시예가 제1도 및 제2도에 도시되어 있으며, 이들 도면은 단결정실리콘칩(20)(다른 적당한 재료의 칩)을 나타내는데, 이들의 소자전극은 제1도에 도시와 같이 굴곡통로(21)를 따라 형성되므로 이 소자의 전류 이송 영역을 증가시키게 한다. 또한 이를 위하여 또 다른 기하학적모양으로 형성시킬 수 있다. 도시된 소자는 약 400(V)의 역전압 및 50(cm)의 채널폭으로 약 0.4(Ω)보다 적은 도통시 저항을 가진다. 90 내지 400(V)의 역전압을 가지는 소자가 제조되어 왔다. 400(V) 소자는 30(A)의 펄스전거류를 가진다. 90(V)소자는 50(cm)의 채널폭으로 약 0.1(Ω)의 순방향 도통시 저항을 가지며, 약 100(A)까지의 펄스 전류를 가진다. 채널폭을 변경하므로서 보다 고전압 또는 저전압의 소자가 형성될 수 있다.

현재 알려져 있는 MOSFET소자는 본 발명 보다 높은 도통시 저항을 가진다. 예를들어 이하에 기술된 것과 비교할 수 있는 종래 기술에 의해 형성된 400(V)MOSFET는 약 1.5(Ω)보다 큰 도통시 저항을 가지는데 이에 비하여 본 발명에 의해 형성된 소자는 약 0.4(Ω)이하의 도통시 저항을 가진다. 더욱 본 발명의 MOSFET스위칭 소자는 다수 캐리어 소자로서 동작하므로 MOSFET소자의 소망의 장점을 모두 가진다. 이들의 장점은 높은 스위칭속도, 고이득 및 소수캐리어 소자에 존재하는 2차 파괴특성을 피할 수 있다는 점이다.

제1도 및 제2도의 소자는 금속 게이트전극(24)에 의해 분리된 2개의 소스전극(22) 및 (23)을 가지며 금속 게이트 전극(24)은 이산화화 실리콘층(25)에 고정되어 있지만, 그에 의하여 반도체소자 표면으로 부터 격리되어 있다. 게이트 전극(24)에 이어서 연결시킨 굴곡 통로는 50(cm)의 길이를 가지며 또한 667개의 기복을 가지지만 제1도에서는 간단히 도시하고 있다. 다른 채널폭도 사용할 수 있다. 소스전극(22) 및 (23)은 도시한 바와같이 횡방향으로 연장되게 형성되어 있어 역전압이 인가되는 동안 형성되는

에피택셜층은 기판(20)상에 장치되며 소망의 역전압에 따른 두께 및 저항율을 가진다. 이 에피택셜층중에 형성된 모든 접합부는 매우 높은 저항율을 가진다. 이 실시예에 있어서 에피택셜층은 약 35미크론의 두께 및 약 20(Ωcm)의 저항율을 가진다. 90(V)소자에 대해에 피택셜층(20)은 약 10미크론 두께로 약 2.5(Ω-cm)의 저항율을 가진다. 50(cm)의 채널폭은 소자에 대하여 소망의 전류이송을 하게 한다.

본 발명의 바람직한 실시예에 있어서 소스전극(22) 및 (23)의 각각은 하방향으로 길게 연장된 굴곡 P(+)도전 영역이 있고 이 영역은 제1도에 도시한 굴곡통로의 둘레로 연장되어 있다. 이들의 P(+)영역은 제2도에 P(+)영역(30) 및 (31)으로 제각기 도시되어 있다. 큰 반경의 곡율을 형성하기 위해 최대의 P(+)영역 깊이가 대단히 확대되어 있는 점은 제하고는 종래기술과 같다. 이것은 소자가 보다 높은 역전압에 견딜 수 있는 것을 가능케 한다. 예를들어 영역(30) 및 (31)의 깊이는 제2도의 치수로 약 4미크론이

D-MOS제조 기술을 사용하므로서 2개의 영역(32) 및 (33)이 소스전극(22) 및 (23)의 바로아래에 개별적으로 형성되며 P(+)영역(30) 및 (31)과 함께 n형 채널영역(34) 및 (35)를 제각기 확정한다. 채널영역(34) 및 (35)는 게이트 산화물 피막(25)의 아래에 배설되며 소스(22) 및 (23)에서 반전진층을 통하여 게이트(24) 아래에 배치된 중앙영역에 도전되면서 이어서 드레인 전극(26)까지도 전되도록 게이트(24)에 바이어스 신호를 적당히 인가하므로서 반전할 수 있다. 채널(34) 및 (35)는 약 1미크론의 길이를 가진

이전에는 채널(34) 및 (35)의 사이 [P(+) 영역(30) 및 (31)이 사이]의 중앙n(-)영역은 소자가 높은 역전압에 견디기 위해서는 높은 저항율을 가져야 한다고 생각되었다. 그러나 매우 높은 저항율의 n(-)물질은 소자의 순방향 도통시 저항을 높게하는 요소이기도 하다.

본 발명의 특징에 의하면 이 중앙 도전영역의 중요한 부분은 매우 고도전성을 가지며 게이트 산화물 피막(35)의 바로 아래에 배치된 n(+)영역(40)으로 구성된다. n(+)영역(40)은 약 4미크론의 깊이를 가지며 약 3미크론에서 약 6미크론의 범위의 어느것이라도 좋다. 정확한 도전율은 알려지지 않았지만 깊이에 따라 변화하며 그의 바로아래의 n(-)영역에 비해서 높다. 특히 영역(40)은 1150(℃)에서 1250(℃)로 30분에서 240분의 확산 조건에 의하여 50(KV)에서 1×10¹²내지 110¹⁴(인원자/㎠)를 가지는 인이온의 총이온 주입량에 의해 정해지는 높은 도전율을 가진다. 확산 또는 다른 작동에 의해 이 영역(40)을 매우 높은 고도전 n(+)물질로 하는 것에 의해 소자특성은 현저하게 좋아지며, 그에 따라 소자의 순방향 도통시 저항을 2보다 큰 계수만큼 감소되게하며, 또한 고도전율영역(40)을 형성시키므로 소자의 역전압 특성을 손상시키지 않는다는 것을 알수 있다. 따라서, 게이트 산화물피막(25)의 아래에, 채널(35) 및 (36)사이의 영역을 보다 고도전성으로 하는 것에 의해 최종적인 대출력 스위칭 소자의 순방향 도통시 저항은 현저하게

제1도 및 제2도에 대해서의 상기 설명에 있어서 도전채널(34) 및 (35)는 P(+) 물질이며 따라서 이것들은 적당한 게이트 전압의 인가에 의해 소스(22) 및 (23)에서 중앙영역(40)까지를 다수캐리어도 전채널로 형성시키도록 n형 도전에 대하여 반전된 상태로 된다는 것을 알 수 있다. 그러나 명확히 이 모든 도전형식은 소자가 공지된 바와 같은 n-채널소자로서 보다는 p-채널 소자로서 작용할 수 있도록 변환될 수 있다.

제1도 및 제2도의 소자가 구성될 수 있는 하나의 방법은 제3도 내지 제6도에 도시되어 있다. 제3도에 의하면 기부 웨이퍼(20)는 그 상부에 n(-)에피택셜층을 가지는 n(+)물질로서 표시되어 있다. 두꺼운 산화물층(50)이 웨이퍼(20)상에 형성되며 거기서 창(51) 및 (52)이 개방되어 있다. 개방된 창(51) 및 (52)은 P(+)영역을 형성하기 위한 이온 주입장치내에 붕소원자의 비임에 노출된다. 이어서 주입된 붕소원자는 웨이퍼중에 깊게 확산되어 제3도에 도시한 바와같이 약 4미크론의 깊이를 가지는 반원형의 P(+)

다음에 제4도에 도시한 바와같이 창(61) 및 (62)가 산화물층(50)내부로 절단되어 n(+) 주입이 행해저 n(-)에피택셜층 중에 n(+)영역(63) 및 (64)가 주입된다. 이 n(+)주입은 인비임에 의해 수행된다.

그후 주입영역은 확산공정으로 이동되면서 영역 (63) 및 (64)이 더욱 팽창하게하고 약

미크론의 깊이까지 깊이파여지며, 그 농도는 1150°(℃)에서 1250°(℃)가 되는 30분에서 4시간의 작업을 하므로 이루어지는 1×10내지 1×10의(인원자/㎠)의 주입량으로 결정한다. 후술하는 바와 같이 영역(63) 및 (64)는 소자가 도통시 저항을 감소하는 새로운 n(+)영역으로 형성된다.

또한 n(+)영역(63) 및 (64)은 필요에 따라 에피택셜법으로 증착될수도 있고 또한 확산되지는 않는다.

제조방법에 있어서 새로운 단계는 제5도에 도시되어 있는 채널주입 및 확산단계이며, 여기서 P(+)영역(71) 및 (72)은 영역(63) 및 (64)에를 주입하기 위해 사용된 동일의 창(61) 및 (62)를 통하여 형성된다. 영역(71) 및 (72)는 1150(℃)내지 1250(℃)로 되는 30분 내지 120분의 확산 공정을 거쳐 약 5×10내지 5×10(원자/㎠)의 붕소비임에 의한 주입으로 형성된다.

이어서 제6도에 도시한 바와 같이 소스예비 증착 및 소스영역(32) 및 (33)의 확산을 위한 단계가 수행된다. 이것은 통상적인 비임계 상태의 확산단계에 의해 실행되며 이경우 확산은 창(61) 및 (62)를 통하여 행해지고 소스영역(32) 및 (33)은 다른 미리 형성된 영역에 대하여 자동적으로 배열된다. 이와 같이 웨이퍼는 노(爐)중에 놓여져 850(℃)에서 1000(℃)로 10분에서 50분간 캐리어 개스중에 혼입된 POCl₃에 노출되어진다.

이 단계가 완료했을 때 제2도에 있어서 필요한 기본적인 접합구성은 산화물층(50)은 바로아래에 증착된 짧은 P(+)영역으로 형성되면서 최종의 구조체로서 도전채널로 작용하며 채널(34)와 (35)사이 및 P(+)영역(30) 및 (31)사이의 부분을 채우는 n(+)영역으로 함께 형성된다. 그 다음 제조공정은 제6도의 단계에서 제2도에 도시한 장치를 제조하는 단계로 계속되는 데 여기서 칩의 정상부분의 산화표면은 적당히 제거되며 소스전극(22),(23) 및 게이트(24)에 대한 금속패턴이 형성되어 소자에 전기 접촉이 이루어진다. 드레인 전극(26)은 일련의 금속화 조작에 의해 소자에 장치된다. 이어서 소자전체는 적당한 코오팅에 의해 피복이 시공되며 소스전극(22) 및 (23)과 게이트(24)에 리이드선이 접속된다. 이 소자는 드레이접속으로서 어떤 도전지지체 또는 하우징(housing)에 고정된 드레인 전극과 함께 적당한 보호하우징중내에 설치된다.

제1도 및 제2도에 도시린 소자는 소스영역 및 게이트 영역과 소스전극의 반대측의 웨이퍼의 표면상의 드레인등의 각각에 굴곡한 통로가 형성되어 있다. 다른 구성으로도 할수 있다. 제7도 및 제8도는 평면구성을 도시하고 있다.

이 구성은 링 형상의 제1 소스전극(81)과 중앙소스(82)와의 사이에 배치된 링형의 게이트 (80)를 가지는 단순한 정방형 구성이다. 제8도에 도시한 소자는 실리콘 단결정(83)의 기준 웨이퍼내에 포함된다. 실리콘 단결정(83)은 소스(81)를 둘러싼 횡방향으로 배치된 드레인 전극(85)까지 유도된 소자의 여러 전류통로에 대한 횡방향 저항을 감소하기 위해 매설된 n(+)영역(84)를 가질 수 있다.

링형 n(+)영역 (86)은 제8도에 도시한 바와 같이 소자내에 형성되며, 본 발명에 의하여 링형상 영역(86)은 소자의 모든 접합부를 포함한 n(-)에피택셜 영역(87)보다도 높은 도전율을 가진다. 링형 영역(86)은 게이트 산화물층(88)의 바로아래의 영역에서 확산되며 링형 P(+) 영역(89) 및 중앙 영역(91)과의 사이에 형성된 2개의 도전 채널의 단부와 결합한다. 이들 영역(89) 및 (91)은 각각 링형 소스(81) 및 중앙소스(82)의 바로아래에 배치된다.

제8도에는 또한 P(+)링(89)의 외부주위(90)는 높은 역전압에 소자가 견딜 수 있도록 큰 반경을 가지고 있는 것으로 도시되어 있다. 제8도에 있어서 n(+)영역 (95)은 드레인 전극(85)에 양호한 접촉을 하도록 형성되어 있다. 드레인 전극(85)는 소스(81)에서 횡방향에 매우 넓게 격리되어 있다. (약 90미크론 이상이다). 드레인 전극(85)은 P(+)절연 확산부(96)에 의해 둘러싸여지고 동일칩 또는 웨이퍼상의 다른 소자로 부터 소자를 절연하게 한다.

제8도의 구성에 있어서,수스(81) 및 (82)로 부터 전류가 에피택셜 영역(87)의 폭을 경유하여 영역(86)을 빠져나간다. 전류는 횡방향의 외부로 흘러다시 드레인 전극(85)까지 흐른다. 제2도의 실시예와 같이, 소자저항은 비교적 높은 도전영역(86)에 의해 대폭으로 감소된다.

본 발명을 실시함에 있어 소스 및 게이트 접촉을 하는데는 어떤 형태의 접촉재료라도 사용할 수 있다. 예를들어 알미늄을 소스전극용으로 사용할 수 있고 다결정 실리콘 매질를 제8도의 도전게이트(80) 또는 제2도의 도전게이트(24)용으로 사용할 수 있다.

다도의 다른 기하학 형성이 본 발명의 소자제조를 위해 이용되며 그들의 형상의 하나로서 복수의 직선적이며 평행한 소스요소와 그 사이에 배치된 게이트가 있다.

소스전극(22) 및 (23)은 분리한 도선에 접속되는 분리 전극으로서 도시되어 있다. 소스(22) 및 (23)은 제8도에 도시하는 바와 같이 직접 접속되어도 된다. 제8도에서는 제2도와 같은 요소가 같은 부호로 주어지고 있다. 제8도에 있어서는 게이트 전극은 게이트 산화물 피막(25)상부에 형성시킨 다중실리콘층(알미늄에 대신하는)(101)이다. 게이트(25)는 이어서 산화층(102)에 의해 덮혀지고 도전층(103)은 2개의 소스(22) 및 (23)를 함께 접속되어 게이트(101)로 부터 절연된 연부에서 게이트와의 접속이 된다.

제9도 및 제10도는 영역(40)이 고도전성 n(+)으로서 구성되었을때 순방향 저항이 감소되는 것을 도시한 측정곡선을 나타낸다. 제9도에 있어서 시험된 소자는 에픽택셜 영역의 n(+)저항율을 가지는 영역(40)을 가지고 있다. 따라서 순방향 저항은 제9도에 도시한 바와 같이 다른 게이트 바이어스에서 매우 높아진다.

본 발명의 영역(40)이 n(+)의 도전성이 될 경우 제10도의 도시와 같이 전자의 속도포화가 생기기전에 모든 게이트 전압에 대해 도통시 저항의 극적인 감소가 있게된다.

본 발명의 소스영역의 다각형 구성은 제13내지 15도에 가장 잘 나타나 있다.

제13도 및 제14도에는 게이트, 소스 및 드레인 전극이 설치되기전의 소자가 도시되어 있다. 이의 제조방법은 D-MOS제조 기술 및 이온 주입기술등의 접합부의 형성 및 전극의 설치를 가장 양호하게 수행하는 방법을 포함한 어느 형식의 것이라도 된다.

본 발명의 소자는 n채널 진보형 소자로서 설명되어있지만, 본 발명은 p채널소자 및 공핍모드 소자에도 적용된다.

제13도 및 14도에 있어서 기본적인 반도체 기판 또는 웨이퍼중에 6각소스 영역이 형성되어 있다. 이 기본적인 반도체는 제14도에 도시하는 바와같이 엷은 n형 에피택셜 영역(121)이 증착된 실리콘 단결정의 n형 웨이퍼라도 좋다. 모든 접합이 에피택셜 영역(121)내에 형성된다. 적당한 마스크를 사용하므로서 제13및 14도의 영역(122) 및 (123)과 같은 복수의 P형 영역이 반도체 웨이퍼영역(121)의 일측 표면에 형성되며, 이들의 영역은 일반적으로 다각형이며 바람직하기로는 6각형이다.

대단히 많은 이와 같은 다각형 영역이 형성되어있다. 예를들어 2.54(mm)×3.556(mm)의 표면치수를 가지는 소자로는 약 6600의 다각영역이 형성되어 총 채널폭이 약 558.8mm로 된다. 다각형 영역의 각각은 약 0.0254(mm) 또는 그이하의 다각형의 2개의 대향하는 측부에 수직으로 측정한 폭을 가진다. 인접한 다각형 영역의 인접한 직선 측부간에서 수직으로 측정한때 그들영역은 상호간 약 0.15(mm)만 떨어져 있다.

P(+)영역 (122) 및 (123)은 높고 또한 신뢰성 있는 전계특성을 형성하는데 바람직한 약 5미크론의 깊이를 가진다. 영역의 각각은 제각기 약 1.5미크론의 깊이 d를 가지고 P영역(122) 및 (123)용의 단영역(124) 및 (125)로서 도시되어 있는 외측 단영역을 가진다. 이 거리는 소자의 캐패시턴스를 감소하기 위해 될수 있는대로 작아야 한다.

다각형 영역(122) 및 (123)을 포함한 다각영역의 각각은 제각기 N⁺다각형 링형영역(126) 및 (127)를 받아들인다. 단부(124) 및 (125)는 제각기 영역(126) 및 (127)의 하방에 위치한다. N⁺영역(126)과 (127)은 비교적 도전성의 N⁺영역(128)과 협동한다. 이 영역(128)은 인접한 P형 다각형간에 배치된 영역이며 소스영역과 후술하는 드레인 접촉간의 각종의 채널을 확정한다. 고도전성 N⁺영역(128)은 본원의 방법에 따라 제조되어 소자의 대단히 낮은 순방향 저항을 형성한다.

제13 및 제14도에 있어서 웨이퍼의 전표면은 산화물층 또는 산화물과 질화물의 결합층으로 덮혀있으며 이들의 층은 여러개의 접합부로 구성된다. 이 층은 절연층(130)으로서 도시되어 있다. 절연층(130)은 다각형 영역(122) 및 (123)위의 개구(131) 및 (132)와 같은 다각형의 개구가 형성되어 있다. 개구(131) 및 (132)는 제각기 영역(132) 및 (123)용의 N⁺형 소스링(126) 및 (127)을 겹쳐서 설치할 수 있는 경계부로 형성된다. 다각형 개구의 형성후에 남는 산화물 스트립(130)은 소자용의 게이트 산화물층으로 형성된다.

이어서 제15도에 도시하는 바와 같이 전극이 장치된다. 이들은 산화물층(130)에 중복되는 다중 실리콘층(140), (141) 및 (142)를 가지는 다중 실리콘 그리드를 포함한다.

계속해서 산화 실리콘 피막이 제15도의 피막부분(145),(146) 및 (147)과 같은 다중 실리콘 그리드(140)위에 증착된다. 이 피막은 다중 실리콘 제어전극과 소스전극을 절연한다. 소스전극에 웨이퍼의 상부표면에 증착된다. 제15도에 있어서는 소스전극은 알미늄과 같은 소망의 물질의 도전피막으로서 도시되어 있다. 드레인전극(151)도 소자에 장치된다.

제15도의 소자는 최종적으로 드레인전극(151)을 끌어내는 반도체재료의 기판과 각 소스사이에 채널영역이 형성되는 N채널형 소자이다. 이와 같이 채널영역(160)은 소스전극에 접속되는 소스링(126)과 최종적으로 드레인전극(151)으로 연결된 N⁺영역(128)과의 사이에 형성된다. 채널(160)은 게이트(140)에 적당한 제어전압을 인가하면 N형 도전율의 것으로 변경할 수 있다. 같은 방법으로 채널(161) 및 (162)은 도체(150)에 접속되는 소스영역(126)과 드레인(151)에 인도하는 N⁺영역(128)과의 사

각 소스는 팽행한 도전로로 형성되며, 예를들어 게이트단(142) 바로 아래의 채널(163) 및 (164)는 소스링(127) 및 N형 소스스트립(170)으로부터 N⁺영역(128) 및 드레인전극(151)까지 도전을 가능케 한다.

제14도 및 15도는 웨이퍼의 단부를 감싸는 단부 P형영역(171)을 도시하고 있는 것에 주의해야 할 것이다.

제15도의 접촉부전극(150)은 알미늄접속이 바람직하다. 이 접촉부(155)에 대한 접촉영역은 P형 영역(122)의 심부를 전체적으로 위에 놓이도록 일렬로 배열된다. 이것은 전극(150)에 대하여 사용된 알미늄이 P형 물질의 대단히 얇은 영역에 의하여 뾰죽하게 되는 것을 알게되었기 때문에 행해진다. 이와 같이 본 발명의 하나의 특징은 접촉부전극(150)이 영역(122) 및 (123)과 같은 P영역의 심부를 원리적으로 확실히 덮히게 배치하는 것이다. 이에 따라 소자 캐패시턴스를 감소시키기 위해 링형단부(124) 및 (125)에 의해 확정되는 활성 채널영역을 원하는 얇기로 할 수 있도록 한다.

제11도는 제15도의 다각 소스패턴을 사용한 완성된 하나의 소자를 도시하고 있다. 제11도의 완성된 소자는 스크라이브(scribe)영역(180),(181),(182) 및 (183)내에 포함된다. 스그라이브 영역은 웨이퍼의 기판에서 0.25(mm)×0.3556(mm)의 규격을 가지는 다수의 단위소자로 분리될 수 있게 한다.

상기 다각형 영역은 복수의 행 및 열에 포함된다. 예를들어 규격 A가 다각형의 65열을 포함하며, 약 0.210(mm)이다. 규격 B는 다각형의 100행을 포함하며, 약 0.376(mm)이다. 규격 C는 소스접속 패드(190)의 게이트 접속패드(191)와의 사이에 배치되며, 다각소자의 82렬을 포함한다.

소스패드(190)는 비교적 무거운 금속부분이며 알미늄 소스전극(150)에 직접 접속되어 소스에 대한 편리한 도선접속을 가능케한다.

게이트 전속패드(191)는 복수의 핑거(192),(193),(194) 및 (195)에 접속되며 이들 핑거는 다각영역을 가지는 외측 표면상에 대칭적으로 연장되고 또한 제12도와 연관되어 설명되도록 다중 실리콘 게이트에 전기적으로 접속된다.

최종적으로 소자의 외부는 제11도에 도시된 전계판(201)에 접속되는 P⁺깊이 확산링(171)을 포함한다.

제12도는 게이트패드(191)의 부분 및 게이트핑거(194) 및 (195)를 도시하고 있다. 소자의 R-C지연정수를 감소하려면 다중 실리콘 게이트에 복수의 접촉자를 형성하는 것이 바람직하다. 다중 실리콘 게이트는 영역(21),(211) 및 (212)를 포함하는 복수의 영역을 가지고 이들 영역은 외부로 연장되며 또한 게이트패드의 연장부 및 게이트 요소(194) 및 (195)를 받아들인다. 다중 실리콘 게이트 영역은 제15도의 산화물피막 145-146-147의 형성하는동안 노출되어 있고 소스전극(50)에 의해 피복되지 않는다. 제12도에 있어서 축(220)은 제11도에 도시된 대칭축(220)이다.

본 발명은 양호한 실시예와의 관련에 대해 설명하였지만 본 기술분야에 숙달된자는 다수의 변형, 수정이 가능할 것이다. 고로 본 발명은 본 명세서, 도면 및 특허청구의 범위의 기재에만 한정되는 것은 아니다.

Claims

반도체 매질의 웨이퍼를 제1면 및 2에 평행한 제2면으로 구성시키되, 상기 제1면이 제1 및 제2의 격리된 소스전극, 제1면상에 제1 및 제2 소스전극 사이에 배열시킨 게이트 절연층과 게이트 절연층상에 게이트 전극들로 구성시키고, 상기 제2면상에 드레인 전극을 형성시키며, 제1 도전형의 제1 및 제2 채널이 서로 일정한 간격을 두고 떨어져 상기 게이트 절연층 바로 아래에 배열되게 하고, 제1 및 제2 채널의 반대단무를 제1 및 제2 소스전극에 전기적으로 연결되게 하며, 상기 제1 및 제2 채널의 인접단부를 상기 절연층 아래에 중심에 배열하며 제2의 도전형으로 구성시킨 공통영역에 개별적으로 연결하고, 제2 도전형의 비교적 높은 저항영역을 제1 및 제2 채널과 공통영역으로 형성시켜 상기 공통영역과 계속 이어지게한 비교적 낮은 도통시 저항과 비교적 매우 높은 항복전압을 나타내는 대출력 MOSFET에 있어서, 상기 공통영역이 그의 바로 아래부분 배치된 영역보다 실질적으로 높은 도전율을 갖게 형성되게 하고, 상기 공통영역 및 그의 바로 아래에 배치된 영역이 제1 및 제2 소스전극으로부터 드레인 전극까지의 전류경로를 직렬로 구성시킨 MOSFET장치.