KR830000671B1

KR830000671B1 - Single-track digital recorder with error correction circuit

Info

Publication number: KR830000671B1
Application number: KR1019780003294A
Authority: KR
Inventors: 알브룩하트 마샬
Original assignee: 미네소타 마이닝 앤드 매뉴팩튜어링 컴패니; 다니엘 이·덴함
Priority date: 1978-11-02
Filing date: 1978-11-02
Publication date: 1983-03-25
Also published as: KR830000671A

Abstract

내용 없음.No content.

Description

Single-track digital recorder with error correction circuit

제1도는 본 발명의 디지탈 녹음기에 대한 전체 블록 다이어그램.1 is a complete block diagram of the digital recorder of the present invention.

제2도는 본 발명에 따라 부호화되고 자기 테이프에 레코드된 데이타의 포맷.2 is a format of data encoded according to the present invention and recorded on a magnetic tape.

3도는 본 발명의 녹음기의 녹음부내에 있는 녹음부호기의 블록 다이어그램.3 is a block diagram of a recorder in the recorder of the recorder of the present invention.

4도는 본 발명의 녹음기의 재생부내에 있는 오차검출기 및 시간축 고정기의 블록 다이어그램.4 is a block diagram of an error detector and a time base fixture in the playback section of the recorder of the present invention.

5도는 재생부내에 있는 오차 교정기의 블록 다이어그램.5 degrees is a block diagram of an error corrector in the regeneration unit.

본 발명은 오디오 영역내에 있는 것과 같은 아날로그 신호들을 자기테이프와 같은 녹음 매체에 녹음하기에 적합한 디지탈 신호들로 처리하는 전자장치에 대한 것이며, 특히 그러한 디지탈 화된 신호들이 아날로그 출력 오디오신호로 재변환될 때에 오차교정을 하기 위한 시스템들에 관한 것이다.The present invention relates to an electronic device that processes analog signals such as those in the audio domain into digital signals suitable for recording on a recording medium such as magnetic tape, particularly when such digitalized signals are reconverted to analog output audio signals. It relates to systems for error correction.

음향 녹음은 다음과 같은 순서로 된다.The sound recording is in the following order.

즉, 처음에 4,8,16과 같은 다수의 트랙의 아날로그 오디오신호들이 마스터 테이프에 녹음된다. 그 다음 마스터 데이프는 다른 소리와 더빙하기 위해 다른 마스터들과 혼합되고 이 마스터내에서 구성신호들은 또한 단일 트랙이나 2스테레오 트랙 흑은 4가지 음향의 트랙들을 갖고 있는 서보마스터 테이프들과 혼합된다. 이 서브마스터 테이프들은 레코드 디스크와 미리 녹음된 테이프를 생산하는데 근본이 되는 것이기 때문에 아날로그 신호들에 있는 어떠한 결함이라도 그것은 마스터 및 서브마스터 녹음시에 나타나서 모든 복사물의 제작에 있어 한 부분을 차지한다. 그러한 많은 결함들을 완전히는 없애지 못한다 하더라도 크게 격감시키기 위하여 음향용의 기계나 컴퓨데 이타처리에 일반적으로 사용되는 것과 같은 디지탈 레코더를 사용하는 것이 크게 고려되고 있다.In other words, analog audio signals of a plurality of tracks such as 4, 8 and 16 are initially recorded on the master tape. The master tape is then mixed with other masters to dub with other sounds, within which the components are also mixed with servomaster tapes that have a single track or two stereo tracks or four acoustic tracks. Since these submaster tapes are fundamental to producing record discs and pre-recorded tapes, any defects in the analog signals will appear during master and submaster recording, making up a part of the production of all copies. Although many such defects cannot be eliminated completely, it is greatly considered to use digital recorders such as those commonly used in acoustic machines or computer processing.

예를들어 마이어즈등에게 특허된 미합중국 특허번호 제3,786,20l호에 설명되어 있는 것과 같은 레코더들에 있어서는 아날로그 신호들이 주기적으로 표본화되고 각 표본에 대하여 디지탈워드가 생성된다. 테이프접속면에 인가된 신호는 디지트 반송신호의 미세구조에만 영향을 미칠 뿐 그것의 숫적내용에는 영향을 미치지 못하므로 총체적인 디지트화된 오디오 신호는 그대로 유지되고 녹음된 소리의 품질이 격하되지 않는다. 비록 녹음을 여러번 반복하거나 혼합등을 하는 경우에 있어서도 그러하다. 디지탈 펄스들의 진폭이나 펄스상승시간의 현저한 감소는 재래식의 신호처리 기술로써 복구될 수 있다.In recorders such as described in, for example, US Pat. No. 3,786,20l to Myers et al., Analog signals are periodically sampled and a digital word is generated for each sample. Since the signal applied to the tape connection surface only affects the microstructure of the digit carrier signal but not its numerical content, the overall digitized audio signal is maintained as it is and the quality of the recorded sound is not degraded. This is true even if the recording is repeated several times or mixed. Significant reductions in the amplitude or pulse rise time of digital pulses can be recovered using conventional signal processing techniques.

그러나 이러한 디지탈 녹음기가 바람직함에도 불구하고 아직 일반적으로 사용되지 않고 있다. 그 이유는 자기 테이프의 흔한 이탈문제와 같은 녹음 매체의 결함으로 말미암아 디지트화된 신호에 오차가 생길 수 있다는 것 때문으로 생각된다.However, although such digital recorders are desirable, they are not yet commonly used. The reason is thought to be that errors in the digitized signal may be caused by defects in the recording medium, such as a common separation problem of magnetic tape.

재래식 아날로그 녹음기에서의 순간적인 오디오 신호의 손실 이상으로, 디지탈 비트의 손실은, 만약 그것이 부적당한 시간에 발생되었다면, 전체동기가 흐트러져서 모든 계속되는 디지탈신호부분은 의미가 없어진다. 이같은 전체소실을 막기 위해 다수의 비트로 구성된 디지트화된 데이타워드들을 각각 동기워드로써 지시되는 블록이나 프레임들로 그룹지우는 것이 재래식 방법이다. 그러나 그러한 시스템들은 여전히 주어진 프레임내부의 데이타손실을 방지하지 못하여 이 손실은 출력레벨의 원치 않는 이동뿐 아니라 원하는 소리의 실제적 손실이나 다른 잡음들을 야기시킨다.Beyond the instantaneous loss of the audio signal in a conventional analog recorder, the loss of digital bits, if it occurred at an inappropriate time, disrupts the entire synchronization so that all subsequent digital signal parts become meaningless. In order to prevent such total loss, the conventional method is to group digitized datawords composed of a plurality of bits into blocks or frames each indicated as a sync word. However, such systems still fail to prevent data loss within a given frame, which causes unwanted loss of output level as well as actual loss of desired sound or other noise.

콤퓨터나 다른 데이타처리정보에 있어서의 손실을 막기 위하여 재생신호의 오차를 검출해내고 이것을 교정하는 시스템이 개발되었다. 그러나 그러한 시스템이 디지탈녹음기에 적용된 바는 었다. 사실 그러한 데이타처리 레코더들은 복조되고 재생될 여분의 정보를 제공함으로서 제 1트랙에서 오차가 검출될때 오차의 교정을 가능하게 하여 준다. 가장 간단한 경우로 그런 시스템들은 두개(또는 그 이상)의 여분 데이타트랙을 제공하여 동일한 정보를 각 트랙에 레코드한다. 특히 이 두 트랙에 수록된 데이타는 테이프의 전장에 걸쳐 공간적으로 엇갈리어 양 트랙에 걸쳐 있는 하나의 결함이 신호상 그 부분의 손실을 가져오지 않도록 하는것이 바람직하다. 그러한 여분의 시스템들은 기술적으로는 가능하지만 그것들은 확실히 두배의 레코드 매체를 필요로 한다. 더욱 정교한 레코더는 디지탈 데이타에 대해 오차가 검출되었을 때 오차가 있는 데이타에 상용하는 교정된 데이타를 재생시키는 오차교정 코드들을 발생시켜 기록하도록 설계되어있다. 그러한 시스템들은 다수의 트랙을 사용하고 있으며 그것들 중 하나 이상의 트랙들은 오차 교코드를 지장하기 위하여만 사용된다. 파텔에지 특허된 미합중국 특허 제3,745,521호를 보면 오차 검출동작은 재생된 신호, 즉 전체파형등의 질을 결정함으로써 발생되는 오차지침기들(오차가 있는 데이타 블록을 지시하는)을 사용한다. 그러나 모든 데이타 시스템이나 녹음시스템들이 다수 트랙녹음에 적합한 것은 아니다. 특히 재래식의 녹음기시스템과 겸용으로 하려면 오차교정 동작이 이루어지는 단일 트랙의 디지트화된 녹음기를 사용하는 것이 바람직하다. 파텔에게 특허된 미합중국 특허 제3,913,068호에 단일 트랙녹음기가 나타나 있는데 이것은 데이타 포맷을 사용하고 있으며 이 포맷내에 오차 점검코드들이 데이타블록의 끝에 포함되어 있고 외부 지시기들은 이 포맷에서 검출되어 오차 교정의 필요를 알린다.In order to prevent loss of computer or other data processing information, a system for detecting and correcting an error of a reproduction signal has been developed. However, such a system has been applied to digital recording. In fact, such data processing recorders provide extra information to be demodulated and reproduced to enable correction of errors when an error is detected in the first track. In the simplest case, such systems provide two (or more) redundant datatracks to record the same information on each track. In particular, it is desirable that the data contained in these two tracks be such that one defect across both tracks spatially across the entire length of the tape does not result in a loss of that portion in the signal. Such redundant systems are technically possible but they certainly require twice the recording medium. More sophisticated recorders are designed to generate and record error correction codes that reproduce the corrected data commonly used on the error data when errors are detected for the digital data. Such systems use multiple tracks and one or more of them is used only to avoid error cross codes. In Patel Edge patented US Pat. No. 3,745,521, the error detection operation uses error indicators (indicating an error data block) generated by determining the quality of the reproduced signal, i.e., the overall waveform. However, not all data systems or recording systems are suitable for multitrack recording. In particular, it is desirable to use a single track digitized recorder in which error correction is performed in order to be compatible with a conventional recorder system. US Pat. No. 3,913,068, patented to Patel, shows a single track recorder that uses a data format, in which error check codes are included at the end of the data block and external indicators are detected in this format to eliminate the need for error correction. Inform.

상기한 시스템들과는 대조적으로 본 발명은 오디오신호들을 디지트화하여 적당한 녹음매체의 단일트랙에 녹음하는 회로에 관한 것이다. 이 회로는 오차 교정회로를 사용하는데 이것은 외부에 생성되는 오차 지침기들 없이도 오차가 있는 데이타 대신 프레임의 교정된 데이타를 재생성할 수 있게 하여준다. 특히 본 발명의 회로는 녹음 및 재생부 모두에 디지탈 녹음회로를 사용하고 있다. 이 회로는 아날로그-디지탈 변환기와 같은 장치를 사용하고 있는데 이것은 입력의 아날로그-오디오신호를 디지트화된 오디오신호로 변환시키며 또한 부호기를 사용하여 디지트화된 오디오신호를 레코드에 적합한 일련의 프레임들을 포함하는 연속되는 신호로 분할한다. 각 프레임은 미리 선택된 수의 데이타워드들과 패리티워드들, 각 프레임에 해당하는 오차 점검워드 및 프레임위치를 정의하여 주는 동기워드로 구성된다. 부호기는 적어도 두 개의 다른프레임들의 데이타워드들의 익스크루시브 결합에 의하여 각 프레임의 패리티워드들을 생성하는 장치를 포함하는데 이것은 다음의 식에 의하여 미리 선택된다.In contrast to the above systems, the present invention relates to a circuit for digitizing audio signals and recording them on a single track of a suitable recording medium. This circuit uses an error correction circuit, which allows reproducing the corrected data of the frame instead of the error data without the need for externally generated error indicators. In particular, the circuit of the present invention uses a digital recording circuit for both the recording and reproducing section. The circuit uses a device such as an analog-to-digital converter that converts the analog-audio signal at the input into a digitized audio signal and also uses an encoder to contain a series of frames suitable for recording. Split into consecutive signals. Each frame consists of a preselected number of data words and parity words, an error check word corresponding to each frame, and a sync word that defines a frame position. The encoder includes an apparatus for generating parity words of each frame by an exclusive combination of datawords of at least two different frames, which is preselected by the following equation.

즉

In other words

여기서 P

는 프레임 N의 시그먼트 K에 위치한 패리티워드Where P

Is the parity word located at segment K of frame N

D

는 프레임(N+n)의 시그먼트(K+j)에 위치한 데이타워드.D

Is the dataword located in the segment K + j of the frame N + n.

D

는 프레임(N+m)의 시그먼트(K+k)에 위치한 데이타워드.D

Is the dataword located at the segment K + k of the frame N + m.

이 식에서K,j,k,m,n은 모두 정수이고 m과n은 서로같지 않거나 0이 아니다. 이렇게 부호된 패리티워드들은 옳지않게 재생된 각 프레임이 탐지될 수 있게 하여 준다.In this equation, K, j, k, m, n are all integers and m and n are not equal to each other or are not zero. These coded parity words allow each frame that is incorrectly played back to be detected.

더우기 이 회로는 옳지 않은 프레임중의 올바른 데이타워드들이 적어도 하나의 다른 선택된 프레임의 데이타워드들로부터 재생성될 수 있도록 하여 준다. 이것은 프레임이 데이타워드들로부터 원래 생성되었던 패리티워드들과 옳지 않게 재생된 프레임의 데이타워드들 대신 직렬화된 재생신호에 삽입된 교정된 데이타워드들과 결합되어 이루어진다.Moreover, this circuit allows the correct datawords in the wrong frame to be regenerated from the datawords in at least one other selected frame. This is done by combining the parity words originally generated from the datawords with the corrected datawords inserted in the serialized reproduction signal instead of the datawords of the frame that was incorrectly reproduced.

미리 선택되는 프레임들은 차례로 선택되어 주어진 프레임의 데이타워드들로부터 서로 다른 예정된 시간간격으로 공간적으로 위치된 데이타워드들로 구성된다. 여기서 시간 간격들을 충분히 길게하여 주어진 프레임이 미리 선택된 프레임들로부터 충분히 떨어지게 함으로써 디지트화된 신호가 녹음될 녹음 매체의 하나의 결함이 주어진 프레임과 미리 선택된 프레임들이 해당하는 신호의 손실을 가져오는 확률을 최소로 한다.The preselected frames consist of datawords that are selected in turn and spatially located from the datawords of a given frame at different predetermined time intervals. Where the time intervals are made sufficiently long so that a given frame is sufficiently separated from the preselected frames, thereby minimizing the probability that one defective frame of the recording medium on which the digitized signal is to be recorded and the preselected frames will lose the corresponding signal. Shall be.

녹음부의 부호기는 각 프레임이 선택된 개수의 데이타워드들과 패리티워드들을 포함하는 일련의 프레임을 제공하는 장치를 포함한다. 각 패리티워드는 두 개의 성분으로 분할되며 각 성분은 주어진 프레임내의 데이타워드 바로 다음에 위치된다.The encoder of the recording unit includes an apparatus for providing a series of frames in which each frame includes a selected number of datawords and parity words. Each parity word is divided into two components, each of which is placed immediately after the dataword in a given frame.

더우기 패리티워드 발생 장치는 주어진 프레임의 패리티워드들을 다른 미리 선택된 프레임들 내에 적어도 두 개의 예정된 공간적 위치에 있는 데이타워드로부터 발생시키는 장치를 포함하는데 이 장치는 각각 주어진 프레임으로부터 N의 각 배수에 해당하는 프레임들에 위치되어 있다.Furthermore, the parity word generating device includes a device for generating parity words of a given frame from datawords in at least two predetermined spatial positions in other preselected frames, each frame corresponding to each multiple of N from a given frame. It is located in the field.

따라서 예를들면, 각 프레임은 각각 16비트로 구성된 16개의 데이타워드와 각각 16비트로 구성된 8개의 패리티워드를 포함한다. 각 l6비트의 데이타워드는 표본화 주기중의 입력 아날로그 오디오신호의 진폭을 나타내게 되는데 이 표본화 주기는 녹음된 신호의 최고 주파수에 해당하는 주기보다 짧아야 한다.Thus, for example, each frame contains 16 datawords of 16 bits each and 8 parity words of 16 bits each. Each 16-bit dataword represents the amplitude of the input analog audio signal during the sampling period, which must be shorter than the period corresponding to the highest frequency of the recorded signal.

즉 최대주파수 20KHz는 50μsec주기에 해당되며 20μsec의 표본화 주기를 선택하는 것이 타당하다. 각 16비트의 패리티워드는 두 개의 8비트 부분으로 분할되는데 그 각 부분은 데이타워드의 다음에 삽입된다.In other words, the maximum frequency of 20KHz corresponds to 50μsec period, and it is reasonable to select a sampling cycle of 20μsec. Each 16-bit parity word is divided into two 8-bit parts, each of which is inserted after the dataword.

패리티워드들은 그 전의 두 개의 프레임들에 있는 데이타워드들로부터 발생되는데 하나의 프레임은 포맷이 될 프레임에서 15프레임 앞서서 위치되며 또 하나는 30프레임 앞서서 위치된다.Parity words are generated from datawords in the two previous frames. One frame is located 15 frames ahead of the frame to be formatted and the other is located 30 frames ahead.

또한 각 프레임의 16데이타워드-8패리티워드, 순서대에 있는 특정 패리티워드는 그 프레임내의 동일한 상대적 위치에 있는 N+l5프레임(즉 j=0)의 데이타워드와 연속적인 상대적위치에 있는 N+30프레임(즉k=1)의 데이타워드로부터 발생된다.Also, the 16 datawords-8 parity words of each frame, and the specific parity words in the sequence, are N + l5 frames (i.e. j = 0) at the same relative position within the frame, and N + at consecutive relative positions. It is generated from a data word of 30 frames (ie k = 1).

일반적으로 부호기는 쉬프트 레지스터들과 랜덤 악세스 메모리들중 한가지 이상을 포함하며 받아들여진 데이타를 일시적으로 저장하여 연속적으로 받아들여지는 데이타워드들로부터 패리티워드들을 구성한다. 또한 부호기는 오차 점검워드나 동기워드를 발생하는 장치 및 각 워드들을 조합하여 각 프레임을 완성시키는 장치를 포함하고 있다.In general, an encoder includes one or more of shift registers and random access memories, and temporarily stores received data to form parity words from successively received datawords. The encoder also includes a device for generating an error check word or a sync word and a device for combining each word to complete each frame.

또한 이 회로는 재생부를 포힘하는데 이것은 레코드 매체상에 녹음된 데이타에 해당하는 디지탈 재생신호를 제공하는 장치와, 디지탈재생신호를 처리하여 오차를 갖는 프레임의 존재를 결정하는 장치와 프레임의 교정된 데이타워드를 다시 구성하여 오차가 있는 데이타워드 대신 삽입하는 장치 및 처리되고 고정된 디지탈 재생신호를 해당 아날로그 출력 오디오신호로 변환시키는 장치를 포함한다. 오차를 갖는 프레임의 존재를 결정하는 장치는 수신된 재생신호에 반응하여 수신된 프레임에 해당하는 오차 점검코드워드를 발생시키고 재발생된 오차 점검워드를 그프레임의 끝에 수신된 해당오차 점검코드워드와 비교하여 그들이 일치하지 않을 때 상기 오차를 갖는 프레임을 지시하는, 프레임 오차신호를 제공하는 논리회로들 및 쉬프트 래지스터들을 포함하는 장치를 포함한다. 프레임 재구성장치는 상기 오차를 갖는 프레임과 데이타워드들을 재구성하는데 필요한 패리티 및 데이타워드들을 포함하는 미리 선택된 프레임들에 해당하는 신호들이 수신될때까지 각 프레임에 해당하는 재생신호들을 일시적으로 저장하는 장치를 포함한다.The circuit also forms a reproducing unit, which provides a digital reproducing signal corresponding to the data recorded on the recording medium, and a device for processing the digital reproducing signal to determine the existence of an error frame and the corrected data of the frame. A device for reconstructing a word to insert in place of an error data word and a device for converting the processed and fixed digital reproduction signal into a corresponding analog output audio signal. The apparatus for determining the existence of a frame having an error generates an error check codeword corresponding to the received frame in response to the received playback signal and compares the regenerated error checkword with the corresponding error checkcodeword received at the end of the frame. And logic circuits for providing a frame error signal and shift registers to indicate a frame with the error when they do not match. The frame reconstruction apparatus includes a device for temporarily storing playback signals corresponding to each frame until signals corresponding to preselected frames including parity and datawords necessary for reconstructing the frame having the error and datawords are received. do.

프레임 오차신호가 수신될 때 교정된 데이타워드들은 상기 미리 선택된 프레임들내에 있는 수신된 패리티와 데이타워드들로부터 재구성되고 이 교정된 데이타워드들은 처리된 디지탈 재생신호 내의 적당한 공간적위치에 삽입된다. FlFO메모리와 그에 관련된 쉬프트 레지스터들을 포함하는 장치가 수신된 재생신호의 와우나플러터 또는 다른 시간축 불균일을 교정하기 위하여 마련된다. 그러한 시간축 교정장치는 재생제어 및 시간 발생기회로로부터의 고정된 클럭펄스신호에 반응하여 수신된 신호들을 그 주파수에 고정시키는 장치와 레코드매체의 구동장치를 제어하여 동기 워드들의 평균주기를 고정된 클럭펄스 신호의 주기와 같게하여 주는 서보장치를 포함한다.When a frame error signal is received, the corrected datawords are reconstructed from the received parity and datawords in the preselected frames and the corrected datawords are inserted at appropriate spatial locations in the processed digital reproduction signal. A device comprising a FlFO memory and its associated shift registers is provided for correcting cochlear or flutter or other timebase unevenness of the received playback signal. Such a time base correcting apparatus controls a device for fixing signals received at its frequency in response to a fixed clock pulse signal from the regeneration control and time generator circuit and a drive of the record carrier to adjust the average period of the sync words to a fixed clock pulse. It includes a servo device that equates to the period of the signal.

또한 오차 교정장치는 재생제어와 시간 발생기 회로로부터의 타이밍신호에 의해 제어될 수 있는 논리 게이트등과 함께 쉬프트 레지스터들이나 랜덤악세스 메모리(RAM)들을 포함한다. 연속적인 데이타워드들은 RAM와 프레임에 수신되고 저장되어 프레임 오차신호가 수신될때 데이타 랫치회로를 작동시킨다. 적당한 연속적인 프레임들로부터의 데이타워드들은 이때 일군의 익스크루시스 OR게이트들과 같은 데이타 재구성회로내의 적당한 패리티워드들과 함께 작동된다. 재구성된 데이타워드들은 이때 데이타스트림내에서 원래 결함이 있는 데이타워드들과 같은 상대적인 위치에 있는 RAM으로 귀환되고 필요에 따라 교정된 데이타워드들은 병열-직렬데이타 변환기를 통해 디지탈-아날로그 변환장치로 연결된다.The error correction device also includes shift registers or random access memories (RAMs) along with logic gates and the like that can be controlled by regeneration control and timing signals from the time generator circuit. Consecutive datawords are received and stored in RAM and frames to enable the data latch circuit when frame error signals are received. The datawords from the appropriate consecutive frames then work with the appropriate parity words in the data reconstruction circuit, such as a group of Exclusive OR gates. The reconstructed datawords are then returned to RAM at the same location as the original defective datawords in the datastream, and the datawords corrected as necessary are connected to the digital-to-analog converter via a parallel-to-serial data converter. .

여기에 설명한 오차교정회로를 내재한 단일트랙녹음기는 녹음 및 재생헤드의 비용이 최소로 되고 레코드대체가 더욱 좁아지며 따라서 그 취급이 용이해지는 등의 잇점이 있다.The single track recorder incorporating the error correction circuit described herein has the advantages of minimizing the cost of the recording and playback heads, narrowing the record replacement, and thus facilitating the handling thereof.

양호한 실시예에 있어 l인치 테이프를 사용하여 45ips의 속도로 움직이는 녹음기는 32기의 평행한 트랙들에 걸쳐 녹음하는 것이 적합한 것으로 알려져 있는데 이 트랙 각각에 있는 데이타는 오차 고정장치에 의해 보호를 받는다. 그러한 시스템은 특히 다수트랙의 녹음과 혼합이 바람직한 전문적인 녹음기에 유용하다.In a preferred embodiment, a recorder moving at 45 ips using l inch tape is known to be suitable for recording across 32 parallel tracks, where the data on each of these tracks is protected by an error lock. Such a system is particularly useful for professional recorders where multitrack recording and mixing is desired.

이하에 첨부된 도면을 참조하여 설명이 이루어진다.Description will be made with reference to the accompanying drawings below.

제1도에 오차교정을 특징으로 하는 디지탈 녹음기의 양호한 실시예에 대한 전체 블록다이어그램이 개략적으로 도시되었다. 녹음기(10)는 녹음부(12)의 재생부(14)로 구성되어있다. 단자(16)에 수신된 입력아날로그 오디오신호는 로우패스 필터(18)를 통해 연결되는데 이 필터는 녹음기내에서 바람직하게 처리될 수있는 주파수 이상의 모든 주파수를 제거한다. 전형적으로 상측 차단주파수는 20KHz로 주어진다. 입력 아날로그 신호들을 처리하는데 특히 바람직한 필터는 캘리포니아주 로스앤젤레스시에 있는 티, 티, 이, 인코오포레이티드 사에서 생산되는 V87E형 20KHz로우 패스필터이다.The overall block diagram of a preferred embodiment of a digital recorder featuring error correction is schematically shown in FIG. The recorder 10 is composed of a playback unit 14 of the recording unit 12. The input analog audio signal received at terminal 16 is connected via a low pass filter 18 which removes all frequencies above the frequency that can be preferably processed in the recorder. Typically the upper cutoff frequency is given at 20KHz. A particularly preferred filter for processing input analog signals is a V87E type 20KHz low pass filter produced by Tee, Tee, E., Inc. in Los Angeles, California.

이렇게 여파된 아날로그 신호들은 아날로그-디지탈변환기(20)로 연결되는데 여기서 아날로그신호는 해당 직렬포맷된 디지탈 신호로 바뀐다. 이 아날로그-디지탈변환기는 아날레직사에서 생산되는 모델 MP80l6이 좋으며 원하는 동적영역에 해당하는 적당한 수의 디지탈비트들을 제공하는 적당한 것으로 써도 좋다.The filtered analog signals are connected to an analog-to-digital converter 20, where the analog signals are converted into corresponding serial-formatted digital signals. The analog-to-digital converter is a model MP80l6 produced by Analogic Inc. and may be suitable as it provides a reasonable number of digital bits for the desired dynamic range.

변환기(20)로 부터의 직열화된 디지탈신호는 녹음부호기(22)로 연결된다. 부호기(22)는 제3도와 연관하여 자세히 설명되어 있는데 직렬 디지탈신호를 처리하며 이 직렬디지탈 비트들을 일단의 프레임들로 분할하는데 각 프레임은 다수의 데이타워드들파 패리티워드들, 오차 교정워드 및 동기워드를 포함하고 있다.The serialized digital signal from the converter 20 is connected to the recording encoder 22. Encoder 22 is described in detail in connection with FIG. 3, which processes serial digital signals and divides the serial digital bits into a series of frames, each frame comprising a plurality of datawords, parity words, error correction words, and synchronization. Contains a word.

이때에 직렬 입력은 병렬입력으로 변환되는데 이 병렬입력은 일시적으로 저장되어서 이어서 수신되는 데이타워드들을 작동시켜 수신되는 데이타워드들에 해당하는 패리티워드들을 발생시키게 된다. 이렇제 발생된 패리티워드들은 일시적으로 저장된 데이타워드들과 같이 포맷되어서 주어진 프레임을 형성한다.At this time, the serial input is converted into a parallel input. The parallel input is temporarily stored so that subsequent parity words are generated by operating the received data words. The generated parity words are then formatted with the temporarily stored datawords to form a given frame.

레코드 제어기 및 시간발생기(24)는 아날로그-디지탈 변화기(20)과 녹음부호기(22)에 모두 연결되어 변환기(20)내에서 변환기(20)에 디지탈 비트들을 발생시키게 되는 표본화 시간을 제어한다. 아날로그신호에 있어서의 고주파를 재생시키기 위해서는 표본화 주기는 그 고주파의 주기보다 짧아야한다. 20KHz에 해당하는 주기는 50μsec이므로 20μsec의 표본화주기가 적당하다. 레코드 제어기 및 시간발생기(24)는 레코드 부호기(22)에도 연결되어 적당한 타이밍 신호를 기기에 제공함으로써 포맷된 디지탈신호의 데이타, 패리티,오차 고정 및 동기 워드들 각각의 길이를 제어한다. 거기에서 발생된 데이타워드들과 패리티워드들은 병렬디지탈형태로 처리된다.Record controller and time generator 24 are coupled to both analog-to-digital transducer 20 and recorder 22 to control the sampling time at which transducer 20 generates digital bits in transducer 20. In order to reproduce the high frequency in the analog signal, the sampling period must be shorter than that of the high frequency. Since the period corresponding to 20KHz is 50μsec, a sampling cycle of 20μsec is appropriate. The record controller and time generator 24 are also connected to the record encoder 22 to control the length of each of the data, parity, error lock and sync words of the formatted digital signal by providing the device with suitable timing signals. The datawords and parity words generated therein are processed in parallel digital form.

적당히 처리하여 패리티워드들이 발생되면, 패리티 및 데이타워드들은 재래식의 쉬프트 레지스터와 같은 병렬-직렬 변환기에 인가되어 직렬출력을 제공한다. 데이타워드, 패리티워드들에 해당하는 직렬 출력 및 직렬포맷된 오차 코드워드들과 동기워드들에 해당하는 직렬출력들은 제어기 출력스위치에 연결되어 각 데이타워드에 적당한 서순를 제공한다. 이렇게 포맷된 프레임들은 지연 변조펄스 발생기 회로에 인가되어 그출력신호는 최소 대역폭만을 사용하는 적당한 녹음매체에 녹음되기에 접합한 것이 된다. 그러한 출력신호는 자기 녹음헤드(25)와 같은 적당한 녹음변환기에 인가된다.When properly processed and parity words are generated, the parity and data words are applied to a parallel-to-serial converter such as a conventional shift register to provide a serial output. Datawords, serial outputs corresponding to parity words, and serially formatted error codewords and serial outputs corresponding to sync words are connected to the controller output switch to provide the proper sequence for each dataword. The frames thus formatted are applied to a delay modulation pulse generator circuit so that the output signal is joined to be recorded on a suitable recording medium using only a minimum bandwidth. Such output signal is applied to a suitable recording converter such as a magnetic recording head 25.

녹음기(10)의 재생부(14)는 자기 녹음테이프(23)과 같은 녹음 매체에 녹음된 신호들을 재생하기 알맞게 되어 있어 재생된 신호속의 오차를 검출하고 그 검출된 신호들을 교정한다. 재생부(34)는 재래식 자기재생헤드와 같은 재생변환기(26)를 포함하고 있는데 그 출력은 프리앰프 및 동화회로(28)에 인가된다. 이 회로는 재래식 회로들을 포함하며 재래식 자기 픽업헤드를 증폭 및 신호처리 회로들에 접속시킨다. 회로(28)는 재생헤드(26)으로 부터 수신한 신호를 다시한번 증폭하고 진폭 및 위상 비직선성을 보상하는 동화를 행한다. 회로(28)는 또한 제한기를 포함하여 헤드에 의해 검출된 플럭스전위를 디지탈 지연변조신호로 변환시키는데 이 신호는 녹음매체(23)에 녹음된 신호에 해당한다. 프리앰프 및 동화회로(28)는 임피던스 매칭 변압기를 포함하여 재생헤드(26)를 집적회로 증폭기에 연결시키는데 이 집적회로로는 알씨에이 사에서 생산되는 CA3095형의 것등이 있다. 집접회로 증폭기의 출력은 제로 크로싱 검출기와 같은 라미터에 인가되는데 이것은 준 디지탈신호를 증폭하여 더욱 쉽게 처리할 수 있고 표준화된 지연변조 디지탈신호로 변환시킨다. 표준화된 신호는 비트-동기발생기(30)에 인가되는데 이 발생기는 공칭주파수 1.25MHz로 재생되는 데이타의 속도에 해당하는 클럭신호를 발생하며 또한 공칭주파수 3.l25KHz에 해당하는 크레임동기신호를 발생하는데 이 신호들은 그 후 데이타 처리동작을 제어하는데 쓰인다. 더우기 지연변조 디지탈신호는 저래식디코더회로에서 처리되어 논 리턴투제로(NRZ)디지탈 포맷된 신호를 리드(3l)에 제공한다.The reproducing section 14 of the recorder 10 is adapted to reproduce signals recorded on a recording medium such as a magnetic recording tape 23 to detect errors in the reproduced signals and correct the detected signals. The reproducing section 34 includes a reproducing converter 26 such as a conventional magnetic reproducing head whose output is applied to the preamplifier and the moving picture circuit 28. This circuit includes conventional circuits and connects the conventional magnetic pickup head to the amplification and signal processing circuits. The circuit 28 amplifies the signal received from the reproduction head 26 once again and performs a moving picture to compensate for amplitude and phase nonlinearity. The circuit 28 also includes a limiter to convert the flux potential detected by the head into a digital delay modulated signal, which corresponds to the signal recorded on the recording medium 23. The preamplifier and the moving circuit 28 include an impedance matching transformer to connect the playhead 26 to the integrated circuit amplifier. The integrated circuit includes a CA3095 type produced by RCA. The output of the integrated circuit amplifier is applied to the same parameter as the zero crossing detector, which amplifies the quasi-digital signal for easier processing and converts it into a standardized delay modulated digital signal. The standardized signal is applied to the bit-synchronous generator 30, which generates a clock signal corresponding to the data rate reproduced at a nominal frequency of 1.25 MHz, and also generates a frame synchronized signal corresponding to a nominal frequency of 3.l25 KHz. These signals are then used to control the data processing operation. Furthermore, the delay modulated digital signal is processed in the conventional decoder circuit to provide a non-return to zero (NRZ) digital formatted signal to the read 3l.

신호는 리드(31)를 통하여 오차검출 및 시간축 교정기(32)에 인가되는데 이것은 발생기(30)로부터의 제어신호들에 대해 반응하여 오차가 있는 프레임을 검출하여 프레임 오차신호를 발생한다. 교정기(32)는 제4도의 블록다이어그램에 더욱 상세히 설명된 바와 같이 두 개의 기본적인 특징을 갖는데 하나는 오차검출기능이고 하나는 시간축 교정기능이다. 오차검출동작은 주기적 여분 코드(CRC)점검회로를 통하여 이루어진다.The signal is applied to the error detection and time base corrector 32 through the lead 31, which reacts to the control signals from the generator 30 to detect an errored frame and generate a frame error signal. The calibrator 32 has two basic features as described in more detail in the block diagram of FIG. 4, one for error detection and one for time base calibration. The error detection operation is performed through a cyclic redundancy code (CRC) checking circuit.

CRC점검회로는 재생신호로부터 CRC점검워드를 발생하며 발생된 CRC점검워드와 각 프레임 끝에 수신된 코드워드가 일치되지 않음을 알리는 프레임 오차 출력신호를 제공한다. 교정기(32)의 시간축 교정부는 동기발생기로부터의 신호의 재생 제어기(36)로부터의 고정된 클럭신호에 대해 반응하는 입력 및 출력 타이밍회로들을 포함한다. 동기발생기(30)로부터 수신된 신호들과 고정된 클럭신호들 사이의 어떠한 편차라도자동적으로 교정되고 재생기구의 와우나 플러터등에 관련된 어떤 편차도 제거된다.The CRC check circuit generates a CRC check word from the reproduction signal and provides a frame error output signal indicating that the generated CRC check word does not match the code word received at the end of each frame. The time base corrector of the calibrator 32 includes input and output timing circuits that respond to a fixed clock signal from the regeneration controller 36 of the signal from the synchronizer. Any deviation between the signals received from the synchronizer 30 and the fixed clock signals is automatically corrected and any deviations related to the cochlear or flutter of the reproducing mechanism are eliminated.

오차검출기 및 시간축교정기(32)로 부터의 출력은 제5도의 블럭다이어그램에 더욱 상세히 도시된 오차교정기(34)에 인가된다. 오차 교정기(34)는 이 출력신호에 대해 반응하여 오차 교정동작을 시작한다. 시간축 교정기(32)로부터 수신된 데이타워드 및 패리티워드들은 오차 교정기(34)내에 흩어지고 데이타워드들은 주기적으로 구동되는 데이터워드 메모리에 일시적으로 저장된다. 위사한 방법으로 수신된 패리티워드들은 패리티 저장회로에 일시적으로 저장된다. 주어진 프레임내에 오차가 있는 워드가 있음을 알리는 오차검출기(32) 및 제어기(36)로 부터의 적당한 명령하에, 이전에 수신된 데이타워드들은 적당한 패리티 워드들과 함께 동작하여 교정된 데이타워드들을 재구성한다. 재구성되고 교정된 데이타워드들은 다시 데이타워드 메모리에 삽입된다.The output from the error detector and time base corrector 32 is applied to the error corrector 34, shown in more detail on the block diagram of FIG. The error corrector 34 starts an error correction operation in response to this output signal. The datawords and parity words received from the time base corrector 32 are scattered within the error corrector 34 and the datawords are temporarily stored in a periodically driven dataword memory. Parity words received in the above manner are temporarily stored in the parity storage circuit. Under proper instructions from the error detector 32 and the controller 36 informing that there is an error word in a given frame, the previously received datawords work with the appropriate parity words to reconstruct the corrected datawords. . The reconstructed and corrected datawords are inserted back into the dataword memory.

교정된 데이타워드를 포함하는 연속된 프레임들은 적당한 쉬프트레지스터에 인가되어 교정된 직렬 출력을 제공한다.Consecutive frames containing a calibrated dataword are applied to a suitable shift register to provide a calibrated serial output.

이 직렬출력은 데이털 시스템즈 인코오포레이터드에서 생산되는 DAC169-16형의 변환기와 같은 디지탈-아날로그 변환기(38)에 인가된다. 아날로그 출력신호는 로우패스 필터(40)에 인가되어 고주파 잡음을 제거하게 되는데 이 잡음은 디지탈 처리동작시에 나타날 수 있는 것들이다. 이렇게 처리된 아날로그 오디오재생 신호는 출력단자(42)에 유기된다.This serial output is applied to a digital-to-analog converter 38, such as a converter of the DAC169-16 type manufactured by Data Systems Incorporated. The analog output signal is applied to the low pass filter 40 to remove high frequency noise, which may appear in a digital processing operation. The analog audio reproduction signal thus processed is sent to the output terminal 42.

제2도에는 오디오 정보를 디지탈 형태로 표현한 녹을 포맷을 본 발명에 따른 오차교정을 가능하게 하는 적당한 코드들과 더불어 도시하였다. 주어진 크레임(N)내에 있는 데이타는 0에 7에 이르는 연속위치를 (K)내에 포맷된다. 각 위치K는 차례로 2개의 데이타워드들 *D0-D15와 하나의 패리티워드를 포함하게 되는데 그 패티워드는 최상위 PKM과 최하위 PKL성분으로 분할된다. 각 프레임은 주기적 여분코드워드와 동기 코드워드와 같은 오차 점검코드 워드에 의하여 완성된다. 도시된 포맷에 따르면 데이타워드들 D0-D15의 각각은 입력 아날로그신호 표본의 크기를 l6자리로 디지탈화 시킨것을 포함한다. 16개의 디지탈 비트들로 구성된 디지탈 표본들은 20μsec마다 반복되어 일련의 디지탈비트들을 발생시키는데 비트 각각의 지속 기간은 1.25μsec이다.FIG. 2 shows a recording format in which audio information is represented in a digital form along with appropriate codes for enabling error correction according to the present invention. Data in a given frame (N) is formatted in (K) with consecutive positions ranging from 0 to 7. Each position K in turn contains two data words * D0-D15 and one parity word, which are divided into the highest PKM and the lowest PKL components. Each frame is completed by an error check code word such as a periodic redundant codeword and a synchronous codeword. According to the illustrated format, each of the data words D0-D15 includes digitizing the size of the input analog signal sample to l6 digits. Digital samples consisting of 16 digital bits are repeated every 20 microseconds to generate a series of digital bits, each duration of 1.25 microseconds.

녹음부호회로(22)내에서 디지트화된 데이타워드들은 각 비트가 0.8μsec의 지속 기간을 갖는 프레임으로 압추되어 각 프레임내의 시간을 녹음된 프레임에 필요한 시간을 연장함에 없이 그에 관련된 패리티워드들, 오차 점검워드들 및 동기워드들에 제공할 수 있게 된다. 그리하여 녹음된 포맷에 있어서 각각 16비트를 갖는 l6개의 데이타워드들 D₀-D₁₅의 각각은 지속시간 12.8μsec만큼 연장된다. 패리티워드들 P_OM,,P_OL에서 PTM, PTL까지의 성분은 각각 0.8μscc의 지속시간을 갖는 8비트로 구성되어 있고 따라서 6.4μsec만큼 연장된다. 결국 전에 나타난 16개의 데이타워드와 교대로 나타나는 패리티워드 성분들로부터 주기적 여분점검의 형태를 갖는 오차 점검워드가 발생되고, 이것은 12비트를 갖게 되어 그 지속시간은 9.6μsec가 된다. 각프레임을 완결시키는 것은 4비트신호로서 구성되어 3.2μsec의 지속시간을 갖는 동기워드이다. 따라서 전체프레임(N)의 각각은 320μsec의 지속시간을 갖게 된다. 프레임내의 16개의 데이타워드 표본들을 동기시키는데 1개당 20μsec의 지속시간이 걸리므로 총 지속시간은 320μsec가 되는 것이다.Digitized datawords in the recording code circuit 22 are each bit condensed into a frame having a duration of 0.8 [mu] sec so that the time in each frame is associated with the parity words, errors associated with it, without extending the time required for the recorded frame. It is possible to provide check words and sync words. Thus, each of the sixteen datawords D ₀ -D ₁₅ each having 16 bits in the recorded format is extended by a duration of 12.8 μsec. The components from parity words P _OM ,, P _OL to PTM, PTL each consist of 8 bits with a duration of 0.8 μscc and thus extend by 6.4 μsec. As a result, an error check word in the form of a cyclic redundancy check is generated from the parity word components alternated with the 16 data words shown before, which has 12 bits and the duration is 9.6 mu sec. Completing each frame is a sync word that is configured as a 4-bit signal and has a duration of 3.2 µsec. Therefore, each of the entire frames N has a duration of 320 mu sec. Synchronizing the 16 dataword samples in a frame takes 20μsec per one, so the total duration is 320μsec.

제 2도에 도시된 바와 같이 POM, POL에서 PTM,PTL에 이르는 프레임 N의 패리티워드들 각각은 프레임들의 데이타워드들로부터 발생되는데 이 프레임들은 프레임 N으로부터 충분한 거리가 멀어진 곳에 위치되어 레코드 매체의 하나의 결함이 프레임 N과 프레임 N의 패리티워드들이 발생되는 프레임들 모두의 손실을 가져오지 않게 한다. 예를들어 양호한 실시예에 있어 프레임 N의 위치 K에 있는 패리티워드들 PKM과 PKL은 각각 N+15프레임의 데이타워드들 DOM과 DOL에서 발생된다. 이 데이타워드들은 다음 위치 프레임N+30의 데이타워드들 즉 DIM과 DIL 각각과 익스크루시브 OR회로를 통하여 결합된다. 익스크루시브 OR는

의 기호로 표시된다.As shown in FIG. 2, each of the parity words of frame N, from POM, POL to PTM, PTL, is generated from the datawords of the frames, which are located at a sufficient distance from frame N and are one of the recording media. Does not cause loss of both frame N and the parity words of frame N. For example, in the preferred embodiment parity words PKM and PKL at position K of frame N are generated in data words DOM and DOL of N + 15 frames, respectively. These datawords are combined through the exclusive OR circuit with the datawords of the next position frame N + 30, namely DIM and DIL. Exclusive OR

It is indicated by the symbol of.

이러한 관계는 일반적으로 다음의 식에 의하여 표현된다.This relationship is generally expressed by the following equation.

즉.

In other words.

여기서 P

는 프레임 N내의 위치 K에 위치한 패리티워드이고, PKM은 데이타워드들 D2KM과 D(2K+1)M의 최상위 반쪽으로부터 발생된 패리티워드들을 가리키며, PKL은 데이타워드들 D2KL과 D(2K+1)L의 최하위 반쪽으로부터 발생된 패리티 워드들을 가리킨다. n은 프레임 N의 패리티워드들이 발생되는 프레임들간의 오 프 셋이다.Where P

Is a parity word located at position K in frame N, PKM indicates parity words generated from the top half of datawords D2KM and D (2K + 1) M, and PKL indicates datawords D2KL and D (2K + 1). Parity words generated from the lowest half of L. n is an offset set between frames in which parity words of frame N are generated.

PKM 및 PKL에 대한 더욱 상세한 표현은 다음과 같다.More detailed representations of PKM and PKL are as follows.

즉, P

=D

D

P

=D

D

That is, P

= D

D

P

= D

D

양호한 실시예에 있어 N은 15로 선택될 수 있으므로, 프레임 N의 주어진 위치 K=0에서 패리티워드 POM과 POL은 다음과 같이 된다.In the preferred embodiment, N may be selected to be 15, so that at a given position K = 0 in frame N, the parity words POM and POL are as follows.

P

=D

C

P

=D

D

P

= D

C

P

= D

D

비슷한 방법으로 프레임 N의 위치 k=1에 대하여,In a similar way, for position k = 1 in frame N,

P

=D

D

P

=D

D

P

= D

D

P

= D

D

또한 프레임 N의 위치 k=2에 대하여는,In addition, with respect to the position k = 2 of the frame N,

P

=D

D

P

=D

D

P

= D

D

P

= D

D

본 발명의 양호한 실시예에 있어 세개의 여분 포맷중에서 두 개만을 사용함으로써 여분의 포맷을 완전히 사용했을때 보다 테이프 저장공간 1/4을 절약할 수 있다.By using only two of the three redundant formats in the preferred embodiment of the present invention, one-fourth of the tape storage space can be saved than when the redundant format is fully used.

마찬가지로 여분의 N개의 레벨중에서 M개만을 부호화 포맷으로 사용하는 것도 본 발명의 범주안에 드는 것이다.Similarly, it is also within the scope of the present invention to use only M of the extra N levels as an encoding format.

따라서 제2도에 보인 부호화 도식을 사용함에 있어 4개중 3개, 혹은 5개중 4개만 선택 사용할 수도있다. 제2도에 도시한 것과 유사한 포맷을 가지나 오차 점검 코드들과 동기 워드들 및 패리티 정보가 주어진 프레임내에서의 공간적 위치에 있어 약간 다른 것도 본 발명의 범주안에 든다. 예를들어 주어진 프레임에 위치한 동기코드워드는 프레임내에서 아무곳이나 편리한 위치를 가질 수 있다.Therefore, in using the encoding scheme shown in FIG. 2, only three out of four or four out of five may be used. It is within the scope of the present invention to have a format similar to that shown in FIG. 2, but with slightly different spatial checks within the given frame with error check codes and sync words and parity information. For example, a sync codeword located in a given frame can have a convenient location anywhere in the frame.

제2도에 동기워드가 주어진 프레임 N의 맨끝에 위치하였다. 그러나 동기워드는 프레임내에 아무곳에건 위치될 수 있으며 분열되어 프레임내의 주어진 위치나 워드의 끝을 형성할 수도 있다.The sync word is located at the end of frame N given in FIG. However, sync words can be located anywhere in the frame and can be broken down to form the end of a given position or word in the frame.

마찬가지로 오차 점검(CRC)워드와 패리티워드들도 프레임내에서 자유롭게 위치되거나 서로 그룹지어 단부를 형성하여도 좋다.Similarly, the error check (CRC) word and the parity words may be freely positioned within the frame or grouped together to form an end.

제 3도의 블럭다이어그램은 제1도의 녹음부호기(22)의 양호한 실시예를 도시한 것이다. 아날로-그디지탈 번환기(20)으로부터 리드(50)에 수신된 직렬 디지탈 데이타는 텍사스 인스트루먼트 인코오포레이티드에서 생산되는 T4LS 164형 집적회로 모듈과 같은 8비트 쉬프트 레지스터(52)에 인가된다.The block diagram of FIG. 3 shows a preferred embodiment of the recording encoder 22 of FIG. The serial digital data received on the read 50 from the analog-digital converter 20 is applied to an 8-bit shift register 52, such as a T4LS 164 integrated circuit module produced by Texas Instruments.

쉬프트 레지스터(52)는 직렬 입력 디지탈 정보를 병렬 출력신호로 변환시켜 더블리드(54)에 유기시킨다.The shift register 52 converts the serial input digital information into a parallel output signal and induces it to the double lead 54.

병렬 출력들은 RAM56에 인가되는데 이것은 엔·이·씨에서 생산되는 2102형 집적회로 RAM메모리 소자를 8개 사용한 것등과 같은 것으로 연속적인 프레임들의 데이타워드들을 저장하여 N+15로부터 N+30번째에 이르는 프레임들로부터의 패리티드들의 발생을 가능하게 하여준다.Parallel outputs are applied to RAM56, such as the use of 8 2102 integrated circuit RAM memory devices produced by N.C., such as storing consecutive datawords from N + 15 to N + 30th. It allows the generation of parities from the frames leading up to.

RAM메모리 (56)은 소자당 1024비트의 저장용량을 갖추고 있어 30프레임을 저장하기에 충분하다. 각 프래임은 256비트를 포함하며 따라서 레지스터 당 필요한 용량은 960비트이다. 각 병렬신호들이 저장되는 메모리(56)내의 위치는 녹음제어기(24)의 리드(58)에서의 출력의 제어를 받는다. 이렇게 하여 제어기(24)는 쉬프트 레지스터(52)의 각 출력들이 저장되는 메모리(56)내의 각 어드레스를 발생하는 출력을 제공하게 된다. 쉬프트 레지스터(52)는 또한 리드(64)상의 제어기(24)로부터의 신호에 의해 제어를 받아서 리드(50)으로 입력된 직렬 데이타워드들을 이동시켜 리드(54)로 출력시키게 된다.RAM memory 56 has a storage capacity of 1024 bits per device, enough to store 30 frames. Each frame contains 256 bits, so the capacity required per register is 960 bits. The position in the memory 56 where each parallel signal is stored is controlled by the output at the lead 58 of the recording controller 24. In this way, the controller 24 provides an output that generates each address in the memory 56 where the respective outputs of the shift register 52 are stored. The shift register 52 is also controlled by a signal from the controller 24 on the read 64 to move the serial data words input to the read 50 and output it to the read 54.

패리티워드들을 발생시키기 위하여 RAM메모리(56)로부터의 출력들은 패리티레지스터(66) 및 (68)에 인가되는데 이것들로는 텍사스 인스트루먼트 제품인 LS165형의 IC회로들이 좋다. 첫번재 패리티 레지스터(66)는 리드(70)상의 녹음 제어기(24)로부터의 신호에 의하여 제어되어 N+15프레임 뒤에 발생된 데이타워드들에 해당하는 하나의 패리티워드를 발생시킨다. 즉, 주어진 데이타워드로부터 15×256=3840비트 둬에 위치한 데이타워드들은 제어기(24)로부터의 적합한 명령신호에 의하여 레지스터(66)으로 쉬프트된다.Outputs from RAM memory 56 are applied to parity registers 66 and 68 to generate parity words, such as LS165 IC circuits of Texas Instruments. The first parity register 66 is controlled by a signal from the recording controller 24 on the read 70 to generate one parity word corresponding to the data words generated after N + 15 frames. That is, datawords located 15 × 256 = 3840 bits from a given dataword are shifted into registers 66 by appropriate command signals from controller 24.

마찬가지로, 패리티 래지스터(68)은 리드(72)상의 녹음제어기(24)로부터의 타이밍신호들에 의해 제어되어 N+30번째의 연속적인 프레임내에 있는 어떤 위치에서 발생되는 데이타워드에 해당하는 패리티워드를 발생시킨다. 주어진 데이타워드로부터 30×272(1프레임 당 256비트에 16비트 데이타워드를 가산)=8160비트 뒤에 위치한 데이타워드들은 제어기(24)로부터의 적합한 타이밍 신호에 의하여 레지스터(68)로 쉬프트된다. 패리티레지스터(66) 및 (68) 각각으로 부터의 출력은 리드(74)상의 공통클럭 제어신호에 반응하여 직렬 쉬프트되고 익스크루시 OR브게이트(76)에서 결합된다. 마찬가지로 메모리(56)내에 있는 지연되지 않은 데이타워들은 리드(84) 및 (86)상의 제어기(24)로 부터의 제어신호들에 반응하여 병렬형태로 리드(78)로 출력되어 쉬프트 레지스터들(80과 82)에 안가됨으로써 각 데이타워드의 최상위 부분과 최하위 부분을 일시적으로저장하게 된다.Similarly, parity register 68 is controlled by timing signals from recording controller 24 on read 72 and corresponds to a parity word corresponding to a dataword generated at any position within the N + 30th consecutive frame. Generates. Datawords located 30x272 (plus 16bit dataword to 256bits per frame) = 8160bits from a given dataword are shifted to register 68 by a suitable timing signal from controller 24. The output from each of the parity registers 66 and 68 is serially shifted in response to the common clock control signal on the lead 74 and coupled at the exclusive OR gate 76. Similarly, non-delayed datawords in memory 56 are output to read 78 in parallel in response to control signals from controllers 24 on reads 84 and 86 to shift registers 80. And 82) temporarily store the top and bottom parts of each data word.

주어진 데이타의 최상위 부분 및 최하위 부분은 쉬프트레지스터 (80 및 82)로부터 직렬화되어 직렬스위치(88)에 있는 익스크루시브 OR게이트(76)로부터의 적함한 패리티워드에 인가된다.The top and bottom parts of a given data are serialized from shift registers 80 and 82 and applied to the appropriate parity words from the exclusive OR gate 76 in the serial switch 88.

스위치 (88)에는 제어기(24)로부터의 리드(90)상의 동기 신호들과 CRC발생 기(92)로부터의 CRC코드워드도 인가된다.The switch 88 is also supplied with the synchronous signals on the lead 90 from the controller 24 and the CRC codeword from the CRC generator 92.

CRC발생기(92)는 페어차일드 세미콘덕터 제품인 9404형의 집적회로가 알맞다. 스위치(88)로 입력되는 네가지의 각각은 리드(94)상의 레코드 제어기(24)로부터의 제어신호에 반응하여 게이트된다. 이때 직렬스위치(88)를 출력리드(96)에 완전히 포화된 직렬화된 디지탈신호를 제공하는데 이 신호는 CRC점검워드 및 동기워드에 있는 주어진 프레임내에 있는 데이타워드 및 패리티워드들을 포함한다. 리드(96)상의 직렬신호는 제어기(24)로부터의 리드(98)상의 타이밍신호들과 함께 지연 변조발생기(97)로 인가되는데 이 타이밍신호는 1.25MHz의 본기주파수(F0)의 클록주파수와 2F0클럭주파수 및 없어진 전제어신호에 해당하는 것이다. 발생기(97)로부터 지연 변조형태로 처리된 디지탈신호는 리드(9)를 통해 헤드 구동회로(100) 인가되는데 이 회로는 디지탈신호를 증폭하여 이 증폭된 신호를 녹음헤드(25)에 인가하여 지연 변조된 신호는 자기 테이프와 같은 녹음매체에 녹음된다.The CRC generator 92 is suitable for the 9404 type integrated circuit manufactured by Fairchild Semiconductor. Each of the four inputs to the switch 88 is gated in response to a control signal from the record controller 24 on the lid 94. The serial switch 88 then provides a fully saturated serialized digital signal to the output lead 96 which includes datawords and parity words in a given frame in the CRC checkword and the sync word. The serial signal on the lead 96 is applied to the delay modulation generator 97 together with the timing signals on the lead 98 from the controller 24, which is clocked at a clock frequency of 1.25 MHz main frequency F0 and 2F0. This corresponds to the clock frequency and the missing full control signal. The digital signal processed in the form of delay modulation from the generator 97 is applied to the head driving circuit 100 through the lead 9, which amplifies the digital signal and applies the amplified signal to the recording head 25 to delay the signal. The modulated signal is recorded on a recording medium such as a magnetic tape.

재생시에 신호들이 처리되어 오차를 갖는 데이타를 검출함으로써 복조된 신호의 시간축을 교정하는데 대한 상세한 설명은 제 4도에 도시된 오차검출기 및 시간축 교정기의 블럭다이어그램에 나타나 있다. 제1도의 오차검출 및 시간축 교정기(32)는 비트 동기발생기(30)로부터의 리드(31)상의 직렬 데이타를 수신한다.A detailed description of correcting the time base of a demodulated signal by detecting signals with errors by processing the signals upon reproduction is shown in the block diagram of the error detector and time base corrector shown in FIG. The error detection and time base corrector 32 of FIG. 1 receives serial data on the read 31 from the bit synchronizer 30.

이 입력신호는 병렬로 시간축 교정기부와 오차 검출기부에 같이 인가된다. 오차 검출기부는 CRC점검기(101)를 포함하는데 이것은 각수신된 프레임의 데이타워드들을 녹음하고 거기에 해당하는 CRC점검워드를 재발생한다. 이 점검워드는 그 프레임의 연속되어 수신된 CRC점검워드와 연결되어 CRC접검기(101)내의 비교기 회로에서 동작한다. 각 비교동작의 동기는 재생제어기(36)로부터의 리드(102)상의 데이타클럭신호에 의하여 제어된다. 재발생된 CRC점검워드와 연속 수신된 CRC점검워드가 일치하지않으면 프레임 오차신호가 리드(104)에 제공되는데 이 신호는(108)로 표시된 입력 타이밍회로내에 있는 스위치(106)에 인가된다. 리드(31)상의 데이타 입력은 직렬-병렬 변화기(110)로 인가되는데 이것은 직렬 입력 데이타는 8채널의 병렬 출력으로 변환하여 리드(112)에 유기시킨다. 변환기(110)는 텍사스 인스트루먼트 제품인 LSl64형의 집적회로가 좋다. 변환기(110)에서 출력된 신호들의 순서는 비트동기 발생기(30)와 입력타이밍회로(108)내에 있는 400비트 계수기(116)으로 부터의 리드(l14)상의 테이프 클럭신호에 의해 차례대로 제어된다. 계수기(116)는 리드(114)상의 테이프클럭신호와 리드(118)상의 프레임동 기신호에 의하여 차례대로 제어되며 각 프레임의 끝을 알리는 출력신호를 리드(120) 및 (122)에 제공한다.This input signal is applied in parallel to the time base corrector and the error detector. The error detector section includes a CRC checker 101, which records datawords of each received frame and regenerates the corresponding CRC checkword. This check word is connected to a successive received CRC check word of the frame and operates in the comparator circuit in the CRC checker 101. Synchronization of each comparison operation is controlled by the data clock signal on the read 102 from the reproduction controller 36. If the regenerated CRC check word and the consecutively received CRC check word do not match, a frame error signal is provided to the read 104 which is applied to the switch 106 in the input timing circuitry indicated at 108. Data inputs on the read 31 are applied to a serial-parallel transformer 110, which converts the serial input data into eight channels of parallel output and induces the reads 112. The converter 110 is preferably an LSl64 type integrated circuit manufactured by Texas Instruments. The order of the signals output from the converter 110 is in turn controlled by the tape clock signal on the lead 1 14 from the 400 bit counter 116 in the bit synchronization generator 30 and the input timing circuit 108. The counter 116 is sequentially controlled by the tape clock signal on the lead 114 and the frame synchronous signal on the lead 118, and provides an output signal to the leads 120 and 122 indicating the end of each frame.

변환기(1l0)로부터의 8개의 병렬 출력들중 7개가 리드(112)를 통해 FIFO메모리(128)에 인가된다. FIFO메모리(128)은 FIFO IC칩을 6개 집적한 것을 포함하는데 이것으로는 페어차일드세미콘덕터 제품의 3341형의 것이있다.Seven of eight parallel outputs from converter 110 are applied to FIFO memory 128 via read 112. The FIFO memory 128 includes six integrated FIFO IC chips, such as the 3341 type of Fairchild Semiconductor.

FIFO메모리(128)의 리드(130)상의 8번째 병렬 입력은 스위치(106)로부터 유기된 것인데 이 스위치(106는 변환기(110)의 8번째 출력리드(113)상에 있는데 이타와 CRC오차 점검기(101)로부터의 리드(104)상의 프레임 오차신호들중의 하나를 선택한다. 또한 FIFO메모리(128)는 AND게이트의 리드(132)상의 리세트신호에 의하여 제어되어 데이타 입력신호들이 일시적으로 저장되었다가 시간 순서대로 수정되어 병렬출력 리드를(l34)로 출력됨으로써 정밀하게 제어된 시간축을 제공하게 된다.The eighth parallel input on the lead 130 of the FIFO memory 128 is derived from the switch 106, which is on the eighth output lead 113 of the converter 110, and the CRC error checker. One of the frame error signals on read 104 from 101 is selected, and FIFO memory 128 is also controlled by a reset signal on read 132 of the AND gate to temporarily store data input signals. It is then modified in chronological order and output to the parallel output lead l34 to provide a precisely controlled time base.

스위치(l06)에 접속된 직렬-병렬변환기(110)는 입력되는 리드(31)상의 데이 타의 CRC점검워드(12비트)와 동기워드(4비트)를 26비트의 FIFO동기코드로 대치시키기에 알맞게 되어있다. 이 동기코드는 잔류데이타 및 패리티워드들과 함께 리드(112)를 통해 FIFO메모리(128)를 인가된다. 16비트의 FIFO 동기코드중 하나의 비트는 스위치(106)에 인가되었다가 리드(122)상의 적당한 타이밍신호에 반응하여 리드(130)을 통해 FIFO메모리(123)의 8 번째 입력으로 인가된다. FIFO메모리(128)로부터의 8개의 병렬비트들은 리드(134)를 통하여 FIFO동기코드 탐지기(136)으로 인가되고 또한 오차 교정기(34)로 인가되도록 출력된다.The serial-to-parallel converter 110 connected to the switch 1006 is suitable for replacing a CRC check word (12 bits) and a sync word (4 bits) of data on the input 31 with a 26-bit FIFO sync code. It is. This sync code is applied to the FIFO memory 128 via read 112 along with the residual data and parity words. One bit of the 16-bit FIFO sync code is applied to the switch 106 and then through the read 130 to the eighth input of the FIFO memory 123 in response to a suitable timing signal on the read 122. Eight parallel bits from the FIFO memory 128 are output via the read 134 to the FIFO sync code detector 136 and to the error corrector 34.

FIFO동기코드 탐지기(136)은 리드(l34)상의 FIFO동기코드와 리드(140)상의 재생제어기(36)로부터의 타이밍 신호들에 반응하여 메모리(128)로부터 출력된 데이타가 적당한 공간적 위치에 벗어났을 때 리드(140)상에 귀한 제어신호를 제공한다.The FIFO sync code detector 136 responds to the FIFO sync code on read l34 and the timing signals from playback controller 36 on read 140 to indicate that data output from memory 128 is out of proper spatial position. Provides a valuable control signal on the lead 140.

이렇게하여 FIFO메모리(128)로부터 출력된 데이타가 리드(140)상의 타이밍신호들과 동기되지 않았으면 데이타는 입력가능 플립플롭(126)에 입력된 리드(142)상의 신호에 의해 자동적으로 리세트되는데 이 플립플롭(126)은 이때 AND게이트(124)를 통하여 자동적으로 세트되어 데이타가 FIFO메모리(128)내에서 처리되는 속도를 제어하며 FIFO메모리(128)과 출력가능 플립플롭(158)을 리세트 시킨다.In this way, if the data output from the FIFO memory 128 is not synchronized with the timing signals on the read 140, the data is automatically reset by the signal on the read 142 input to the inputtable flip-flop 126. The flip-flop 126 is then automatically set via the AND gate 124 to control the rate at which data is processed in the FIFO memory 128 and reset the FIFO memory 128 and the outputable flip-flop 158. Let's do it.

400비트 계수기(116)는 리드(114)상의 테이프 클럭펄스와 리드(114)상의 프레임 동기신호에 반응하여 리드(144)상에 제어신호를 유지시키는데 그 주파수는 테이프 클럭펄스의 1/8이다.400-bit counter 116 maintains a control signal on read 144 in response to a tape clock pulse on read 114 and a frame sync signal on read 114 whose frequency is one eighth of the tape clock pulse.

이 신호는 플립플롭(126)의 출력과함께 AND게이트(124)에 인가되었다가 리드(132)를 통해 FIFO메모리에 입력된다.This signal is applied to the AND gate 124 with the output of the flip-flop 126 and then input to the FIFO memory through the read 132.

오차검출 및 시간축 교정기(32)는 또한 출력타이밍 회로(146)를 포함하는데 이 회로는 PLL서보(148)로 귀환루프를 구성한다.The error detection and time base corrector 32 also includes an output timing circuit 146 which constitutes a feedback loop with the PLL servo 148.

PLL서보(148)는 리드(150)상에 출력을 유기시켜 녹음 매체구동기구(도시되지 않음)의 속도를 제어하여 데이타가 리드(31)에 공급되는 속도를 제어하여 준다. 회로(146)는 메모리 레벨모니타(152)를 포함하는데 의것은 FIFO메모리(128)내에 있는 데이타의 레벨에 대해 반응하며 메모리의 반이차 있을 때 즉 모니타(152)의 입력에 75비트가 존재할 때 출력신호를 낸다. 이때 이 출력신호는 리드(156)상의 재생제어기(36)로부터의 출력 프레임 동기신호와 함께 AND게이트(154)에 인가된다. 또한 이 출력신호는 PLL서보(148)에도 인가되면 출력가능 플립플롭(158)을 세트시키기도 한다. 세트되었을 때의 플립플롭(158)의 출력은 리드(164)상을 재생제어기(36)으로 부터의 수정신호가 NAND게이트(162)를 통과하도록 해주며 따라서 FIFO메모리(128) 리드(166)상에 고정된 클럭제어신호를 제공하여준다.The PLL servo 148 controls the speed at which data is supplied to the lid 31 by controlling the speed of the recording medium driving mechanism (not shown) by inducing the output on the lid 150. The circuit 146 includes a memory level monitor 152 that responds to the level of data in the FIFO memory 128 and that there are 75 bits at the input of the monitor 152 when the memory is half secondary. When output signal. This output signal is then applied to the AND gate 154 along with the output frame synchronization signal from the playback controller 36 on the lead 156. This output signal is also applied to the PLL servo 148 to set an outputable flip-flop 158. When set, the output of flip-flop 158 causes the correction signal from playback controller 36 to pass through NAND gate 162 on read 164 and thus on read 166 of FIFO memory 128. It provides a fixed clock control signal.

이렇게하여 출력 타이밍회로(146)는 고정된 클럭신호등과 재생제어가 (36)으로부터의 다른 동기신호들에 대해 반응하여 신호들이 메모리(128)로부터 출력되는 속도를 제어하며 리드(138)상의 출력신호가 절대적으로 고정된 시간 관계로 공급되도록 하여준다.In this way, the output timing circuit 146 controls the speed at which the signals are output from the memory 128 in response to the fixed clock signal and the regeneration control from the other synchronization signals from the 36, and output signal on the lead 138 To be supplied in an absolutely fixed time relationship.

오차 검출 및 시간측 고정기(32)는 또한 오차프레임 신호를 발생시키는 장치도 포함한다. 그런신호는FIFO로부터의 8번째 출력리드(168)상의 신호에 의해 트리거되며 OR게이트(170)로 인가되는데 이 OR게이트는 FIFO동기코드 탐지기로부터의 리드(142)상의 신호에 의해 제어되며 그 출력은 양/불량 프라임 랫치회로(172)에 인가되어 리드(174)상에 오차프레임 신호를 제공한다.The error detection and time side fixture 32 also includes a device for generating an error frame signal. Such a signal is triggered by a signal on the eighth output lead 168 from the FIFO and applied to the OR gate 170, which is controlled by a signal on the lead 142 from the FIFO synchronous code detector and its output is A positive / bad prime latch circuit 172 is applied to provide an error frame signal on the lead 174.

오차 고정기(34)는 제5도의 블럭다이어그램에 상세히 도시되어 있다. 리드(138)상의 FIFO메모리(128)로부터의 8개의 병렬출력들은 데이타워드 선택스위치(180) 및 패리티 저장 랫치(182)에 인가된다. 스위치(180)은 차례로 재생제어기(36)로 부터의 리드(184)상의 타이밍신호에 의해 제어된다. 이 신호는 스위치(180)을 제어하여 입력리드들(138)상의 데이타 워드들은 주기적으로 구동되는 데이타워드 메모리(186)으로 인가된다. 메모리(186)은 엔.이.씨 제품인 2102형의 집적회로와 같은 일군의 RAM을 포함하고 있다.The error stopper 34 is shown in detail in the block diagram of FIG. Eight parallel outputs from FIFO memory 128 on read 138 are applied to dataword select switch 180 and parity storage latch 182. The switch 180 is in turn controlled by a timing signal on the lead 184 from the regeneration controller 36. This signal controls switch 180 so that data words on input leads 138 are applied to dataword memory 186 which is driven periodically. The memory 186 includes a group of RAMs, such as the 2102 type integrated circuit manufactured by N.C.

RAM(186)은 리드(188)상의 판독＼기록 제어신호에 의해 제어되는데 이 신호는 AND게이트(190)과 OR게이트(192)가 리드(194)의 기록교정 신호와 리드(196)의 기록데이타신호들에 반응하여 생긴 것이다. 기록교정 및 기록 데이타신호들은 재생 제어기(36)로부터 제공되었다.The RAM 186 is controlled by a read / write control signal on the read 188. The signals are written by the AND gate 190 and the OR gate 192 by the write correction signal of the read 194 and the write data of the read 196. In response to signals. The recording calibration and recording data signals were provided from the reproduction controller 36.

전체 오차고정 처리과정을 제어하는 리드(174)의 프레임 오차신호는 게이트(198 및 200)를 포함하는 프레임 상대 선택스위치로 인가된다.The frame error signal of the lead 174 which controls the overall error fixing process is applied to the frame relative selection switch including the gates 198 and 200.

이 스위치는 리드(202)상의 신호를 프레임 양/불량 메모리회로(204)에 인가한다. 메모리(204)의 출력은 프레임상태 랫치(206)에 인가되어 리드(208)상에 RAM판독/기록 제어신호를 유기시킨다.This switch applies a signal on the lead 202 to the frame good / bad memory circuit 204. An output of the memory 204 is applied to the frame state latch 206 to induce a RAM read / write control signal on the read 208.

리드(208)상의 신호는 AND게이트(200)의 입력으로 다시 인가되어 프레임상태 스위치를 제어하며 또한AND게이트(190)에 인가되어 리드(188)상에 판독/기록 교정신호를 유기시키는 것을 제어한다. 도시된대로 데이타워드 메모리(186)은 연속프레임들의 데이타워드들이 연속적으로 리드(210)을 통한 재생제어기 신호에 의해 주기적으로 구동된다. 이러한 제어신호들은 N+30프레임뒤에 있는 다음번의 프레임이 연속적으로 수신될때 각 프레임의 데이타워드들을 메모리(186)로부터 연속적으로 출력되게 한다. 메모리(I86)로부터 출력된 신호들은 쉬프트 레지스터들(2l2) 및 (214)에 인가되어 병렬데이타를 직렬형태로 벼화시킨다. 레지스터들로써는 LS165형과 같은 집적회로가 좋다. 직렬출력신호는 AND게이트 출력리드(218)로 유기되여 이 신호는 제1도에 도시한 디지탈-아날로그 변환기(38)로 공급된다.The signal on the lead 208 is applied again to the input of the AND gate 200 to control the frame state switch and also to the AND gate 190 to control the induction of the read / write calibration signal on the lead 188. . As shown, the dataword memory 186 is periodically driven by the reproduction controller signal through the read 210 in which the datawords of consecutive frames are successively. These control signals cause the data words of each frame to be continuously output from the memory 186 when the next frame after N + 30 frames is received in succession. The signals output from the memory I86 are applied to the shift registers 212 and 214 to deserialize the parallel data in series. As the registers, an integrated circuit such as the LS165 type is preferable. The serial output signal is induced to the AND gate output lead 218, which is supplied to the digital-analog converter 38 shown in FIG.

데이타워드 메모리(186)의 출력은 데이타 저장랫치(220)에 연결되고 재생제어기(36)의 리드(222)상의 데이타저장신호에 반응하여 데이타워드 메모리에 존재하는 데이타워드들을 일군의 익스크루시브 OR게이트(224)에 인가시킨다. 패리티저장 랫치(182)는 리드(226)상의 재생제어기(36)의 신호들에 의해 제어된다. 앞으로 더욱 자세히 설명되겠지만, 앞에 설명한 오차 교정기 회로는 주어진 프레임내에 있는 오차를 갖는 데이타워드들의 교정을 가능하게 한다.An output of the dataword memory 186 is connected to the data storage latch 220 and in response to a data storage signal on the read 222 of the reproduction controller 36, a group of exclusive ORs of the datawords present in the dataword memory are stored. To the gate 224. The parity storage latch 182 is controlled by the signals of the regeneration controller 36 on the lid 226. As will be explained in more detail in the future, the error corrector circuit described above enables the correction of datawords having errors within a given frame.

이러한 교정 특징 이외에도 오차교정기(34)는 교정이 불가능할때 출력을 뮤트시키는 회로도 포함하고 있다.이 회로는 불량 프래임 출력뮤트(228)을 포함하는데 이것은 프레임 양/불량 메모리(204)로부터의 불량프래임 출력뮤트(228)의 출력은 리드(232)를 통해 AND게이트(216)으로 인가되는데 여기에 쉬프트 레지스터(212 및 214)의출력도 인가된다.In addition to these calibration features, error corrector 34 also includes circuitry to mute the output when calibration is not possible. This circuit includes a bad frame output mute 228, which is a bad frame output from the frame quantity / bad memory 204. The output of mute 228 is applied to AND gate 216 through read 232 to which outputs of shift registers 212 and 214 are also applied.

만약 교정될 수 없는 프레임이 발견되면 리드(232)상의 신호는 AND게트가 쉬프트 레지스 터들의 출력을 통과시키지 못하게 하고 츨력리드(218)상에 일련의 디지탈신호 '0'들을 유기시킨다.If a frame that cannot be corrected is found, the signal on read 232 prevents AND gates from passing through the output of the shift registers and induces a series of digital signals '0' on output lead 218.

오차 교정기(34)의 동작은 이하에 설명되는 바와같다. 우선 다음과 같이 가정을 하자. 즉 주어진 이전의 프레임(N+1)은 방금 처리되었다. 새로운 프레임 N의 제1데이타워드가 오차교정기에 도달했다. 이때 제일 첫번째 8비트 그룹, 즉 데이타워드의 최상위 부분이 데이타워드 메모리(186)에 인입된다. 이런 가정하에 RAM메모리(186)은 앞으르 이동되어 제1데이타워드의 최하위 부분으로 구성되어있는 다음의 8비트그룹이 메모리(186)에 안입된다. 리드(138)에 수신된 다음 데이타는 원래프레임 N+15 및 N+30의 데이타워드들로부터 발생된 8비트의 패리티워드이다. 각 프레임은 8페리티워드들의 정보만을 갖고 있으므로 프레임 N의 데이타워드들 중 오직 반만으로한 프레임의 패리티워드들과 다른 프레임의 데이타워드들의 결합을 통하여 재 구성된다.The operation of the error corrector 34 is as described below. First, assume the following: The previous frame N + 1 has just been processed. The first data word of the new frame N has reached the error corrector. At this time, the first 8-bit group, that is, the most significant portion of the dataword, is inserted into the dataword memory 186. Under this assumption, the RAM memory 186 is moved forward so that the next 8-bit group consisting of the lowest part of the first data word is inserted into the memory 186. The next data received in read 138 is an 8-bit parity word generated from the data words of the original frames N + 15 and N + 30. Since each frame has only 8 information of parity words, only half of the data words of frame N are reconstructed through the combination of parity words of one frame and data words of another frame.

수신된 패리티워드는 재성제어기에 의해 그 흐름에서 분리되고 패리티 저장랫치(l82)에 인입된다. 지금수신된 프레임 N의 패리티정보와 이미 RAM(186)에 저장된 프레임 N+30의 데이타워드들로써, 주기적RAM메모리(186)내의 위치 N+15, 즉 프레임 N보다 15프레임 앞서 있는 프레임에 있는 데이타워드들의 반을 교정하는 것이 가능해졌다.The received parity word is separated in the flow by the regeneration controller and entered into the parity storage latch l82. The parity information of the now received frame N and the data words of the frame N + 30 already stored in the RAM 186, and the data word in the position N + 15 in the periodic RAM memory 186, that is, the frame 15 frames ahead of the frame N. It was possible to correct half of them.

프레임 N+15의 데이타워드들의 상대는 프레임 양/불량 메모리(204)로부터 출력되어 프레임 상태 랫치(206)으로 인입된다. 프레임 N+l5의 데이타워드들 중 어떤 것이 불량하다는 지침이 수신되면 리드(208)상의 교정신호는 게이트(190) 및 (192)를 통하여 리드(188)을 거쳐서 메모리(186)으로 인가됨으로써 익스크루시브 OR(224)로부터의 교정된 데이타워드들이 데이타워드 메모리(186)상의 제위치에 삽입되며 그 자리에 있는 오차가 있는 데이타워드들은 없어지게 된다. 그러한 오차를 갖는 프레임 지침이 수신되면 프레임의 각 패리티워드가 패리티랫치(182)에 저장될 때 재생제어기(36)에 리드(222)에 신호를 공급하여 프레임 N+30의 데이타워드들 중 반을 데이타 저장랫치(220)에 악세스 시킬 수 있도록 하여준다. 익스크루시브 OR회로(224)의 출력은 프레임 N+15의 데이타워드들 중 반을 재구성한다.The relative of the data words of frame N + 15 is output from frame quantity / bad memory 204 and entered into frame state latch 206. If an indication is received that any of the datawords of frame N + l5 is bad, a calibration signal on read 208 is applied to memory 186 via reads 188 through gates 190 and 192, thereby causing the extruct to become extrudate. The corrected datawords from the sieve OR 224 are inserted in place on the dataword memory 186 and the erroneous datawords in place are lost. When a frame instruction having such an error is received, when each parity word of the frame is stored in the parity latch 182, a signal is supplied to the read controller 222 to the playback controller 36 to return half of the data words of the frame N + 30. The data storage latch 220 can be accessed. The output of the exclusive OR circuit 224 reconstructs half of the datawords of frame N + 15.

프레임 N+15의 또 다른 반은 프레임 N-15의 8비트 패리티워드들이 15프레임뒤에 수신될 때 재구성되는데 이 패리티워드 들은 재구성을 완결하는데 필요한 정보를 제공하여 준다. 이때 프레임 N-15의 각각의 패리티워드는 연속적으로 패리티 저장랫치(182)에 저장되고 재성제어기(36)은 리드(222)에 신호를 유기시켜 데이타저장랫치(220)이 순서대로 프레임 N의 데이타워드들 중 반에 악세스되게 하여준다. 익스크루시브 OR회로(224)는 이 두 그룹의 워드에 대해 동작하여 프레임 N+15의 데이타워드들의 재구성을 완결하는 출력을 RAM(186)으로 인가시킨다.The other half of frame N + 15 is reconstructed when the 8-bit parity words of frame N-15 are received after 15 frames, which provide the information needed to complete the reconstruction. At this time, each parity word of the frame N-15 is successively stored in the parity storage latch 182, and the regeneration controller 36 induces a signal to the read 222 so that the data storage latch 220 sequentially processes the data of the frame N. Allows half of the words to be accessed. The exclusive OR circuit 224 operates on these two groups of words to apply the output to the RAM 186 to complete the reconstruction of the data words of frame N + 15.

상술한 동작은 주어진 프레임의 16데이타워드 부분에 대하여 계속된다. 각 데이타워드는 주기적 RAM메모리(186)에 인입되며 연속 패리티워드들은 패리티 저장래치에 인입되어 1,2,4,4······16의 위치에 있는 데이타워드들의 반을 연속적으로 재구성하는데 쓰인다. 프레임의 끝에 패리티워드들이 사용된 프레임의 프레임 양/불량 상태에 마침내 도달하여 이 정보로 메모리(186)에 인입된 교정된 정보가 실제로 양호하게 교정되었는가 하는 것을 판별한다.The above operation is continued for the 16 data word portion of a given frame. Each dataword is inserted into a periodic RAM memory 186 and consecutive paritywords are inserted into a parity storage latch to successively reconstruct half of the datawords at positions 1, 2, 4, 4... Used. At the end of the frame, parity words finally reach the frame good / bad state of the used frame to determine if the corrected information inserted into memory 186 with this information is actually corrected.

프레임 N+15의 처음 반쪽의 교정에 이어 프레임 양/불량 메모리(204)는 프레임 N+15의 상태를 프레임상태 랫치(206)로 출력시킨다. 프레임 N+l5의 상태를 알려주는 랫치(206)의 출력은 AND게이트(200)에서 리드(174)에 수신된 프레임 N의 양/불량상대와 함께 합해진다. 이때 재생제어기(36)이 NOR게이트(l98)을 제어하여 게이트(200)의 출력을 프레임 양/불량 메모리(204)에 인가한다. 이렇게 해서 합해진 신호는 프레임 N+15의 새로운 양/불량 프레임 상태로서 메모리(204)에 기록된다. 프레임 N+15의 나중 반쪽은 이어서 프레임 N과 N-15로부터 재구성되고 이러한 과정에 반복되어 이제 N의 상태를 알려주게 된 랫치(206)의 출력은 프레임 N-5의 지침과 함께 게이트(200)에서 합해져서 그 출력이 메모리(204)에 인가됨으로써 프레임 N+15의 최종 양/불량 상태를 지침하게 되는 것이다.Following calibration of the first half of frame N + 15, frame good / bad memory 204 outputs the state of frame N + 15 to frame state latch 206. The output of the latch 206 informing the state of the frame N + l5 is summed together with the quantity / fail relative of the frame N received by the read 174 at the AND gate 200. At this time, the reproduction controller 36 controls the NOR gate 198 to apply the output of the gate 200 to the frame quantity / bad memory 204. The signals thus summed are written to the memory 204 as a new good / bad frame state of frame N + 15. The latter half of frame N + 15 is then reconstructed from frames N and N-15 and repeated in this process so that the output of latch 206 now informs the state of N is gate 200 with instructions of frame N-5. And then the output is applied to the memory 204 to guide the final good / bad state of frame N + 15.

상기한 양호한 실시예에 있어서 데이타를 교정하는 조건은 사용된 세개의 프레임 중 두 개만이 양호하다는 것이었으므로 만약 패리티가 구성되는 프레임들의 양/불량 상태가 양호하고 프레임 N+15 및 N+30중 어느 것이 양호하다면, 교정된 데이타워드는 메모리(186)내에 N+30 또는 N+15에 해당하는 적당한 위치에 구성되고 기록될 수 있다. 유사한 방법으로 5개중에 3개 혹은 5개중에 4개를 재구성하는 기술을 채용하는 시스템도 구성할 수 있다.In the preferred embodiment described above, the condition for correcting data was that only two of the three frames used were good, so if the parity is good or bad, the frames of N + 15 and N + 30 are good. If either is preferred, the calibrated dataword can be constructed and written to the appropriate location in memory 186, corresponding to N + 30 or N + 15. Similarly, a system can be constructed that employs the technology of reconfiguring three out of five or four out of five.

녹음매체(23)로부터 복조되는 정보는 녹음 동작에서 삽입된 추가의 패리티 정보로 말미암아 그것을 출력시키는데 필요한 것보다 높은 주파수로 되어 있기 때문에 이 정보는 반드시 쉬프트 레지스터(212)및 (214)에 일시적으로 저장되어야 한다. 완결된 데이타워드가 쉬프트 레지스터들로 수신되면 직렬화된 출력은 AND게이트(216)로 인가된다. 리드(232)상의 최종 프레임 양/불량 상태와 결합되어 이워드는 출력리드(218)로 출력된다.Since the information demodulated from the recording medium 23 is at a higher frequency than necessary to output it due to the additional parity information inserted in the recording operation, this information must be temporarily stored in the shift registers 212 and 214. Should be. When the completed dataword is received with shift registers, the serialized output is applied to AND gate 216. Combined with the last frame good / bad condition on read 232, this word is output to output lead 218.

재생제어기(36)에 제공된 특정회로는 재생부(14)의 다른 부분들에 대해 저술된 바와 같은 적당한 제어신호를 제공하여 주기 위해서 필요한 것이다. 제어기(36)은 적당한 계수기와 아울러 고정 클럭펄스를 공급하기 위한 수정 클럭 발생기를 갖추고 있다. 계수기로는 74 393형의 집적회로와 같은 400비트의 것이 바람직하다.The specific circuit provided to the regeneration controller 36 is necessary to provide an appropriate control signal as described for the other parts of the regeneration section 14. The controller 36 is equipped with a suitable counter and a crystal clock generator for supplying a fixed clock pulse. The counter is preferably 400 bits, such as 74 393 type integrated circuit.

주어진 프레임의 순서에서 다른 기간중에 발생되는 명령발생회로는 재래식의 계수기, 레지스터, 논산게이트들로 유사하게 구성된 회로도 사용된다.Command generation circuits generated during different periods in a given frame order are also similarly constructed with conventional counters, registers, and non-gate gates.

본 발명의 특징을 요약해 보면 아래와 같다.The features of the present invention are summarized below.

I. 익스크루시브 OR게이트 76을 포함하는 녹음부호기에서 패리티워드는 아래 관계로써 생성된다.I. A parity word in a recorder containing an exclusive OR gate 76 is generated by the following relationship.

P

=D

D

P

= D

D

P

은 프레임 N의 시그먼트 K에 위치한 패리티워드,P

Is the parity word located at segment K of frame N,

D

은 다른 프레임 N+n의 시그먼트 K+j에 위치한 데이타워드,D

Is the dataword located at segment K + j of another frame N + n,

D

은 또 다른 프레임 N+m의 시그먼트 K+k에 위치한 데이타워드.D

Is a dataword located at segment K + k of another frame N + m.

여기서 K,j,k는 정수이고 m과 n은 서로 같지 않은 정수이며 부호화한 신호가 녹음매체상의 한 결함때문에 프레임 N+n 또는 프레임 N+m과 프레임 N의 두 개의 프레임을 재생할 때 신호가 없어지지 않도록 프레임 N+m과 N+n이 프레임 N으로부터 충분히 떨어진 위치에 있을 수 있도록 선정해야 한다.Where k, j, k are integers, m and n are not equal integers, and the encoded signal is lost when playing two frames, frame N + n or frame N + m and frame N, because of a defect in the recording medium. Frame N + m and N + n should be selected so that they are far enough away from frame N.

2. 데이타워드 D

과 D

으로부터 패리티워드 P

을 발생하는 패리티발생장치를 포함한 시스템.2. Dataword D

And D

From parityword P

A system that includes a parity generator that generates a.

3. 2의 예를들면 프레임 N+15의 시그먼트 2K에 있는 데이타워드와 프레임 N+30의 시그먼트 2K+1에 있는 데이타워레로부터 프레임 N의 시그먼트 K에서 패리티워드를 발생하는 장치.3. An apparatus for generating a parity word in segment K of frame N from, for example, a dataword in segment 2K of frame N + 15 and a dataword in segment 2K + 1 of frame N + 30.

4. 디지탈신호를 일단의 프레임으로 포맷화 하는 장치(52,88)를 포함하며 이 프레임은 16개의 16비트 데이타워드, 이후에 8비트의 패리티워드,12비트의 오차점검 코드워드, 5비트의 동 기워드를 포함하여 400비트로 구성된다.4. Includes devices 52,88 for formatting the digital signal into a set of frames, which comprise 16 16-bit datawords, followed by 8-bit parity words, 12-bit error checking codewords, and 5-bits. It consists of 400 bits including the same word.

5. 부호화장치(22)는 오차점검코드워드로CRC(Cyclical Redundancy check)코드를 주는 장치(92)를 포함한다.5. The encoding device 22 includes a device 92 for giving a Cyclic Redundancy Check (CRC) code as an error check code word.

6. 녹음부호기(22)는 디지탈 형태로 추가의 신호를 순차적으로 녹음하고 복구하여 오차교정을 하게하는 패리티워드를 포함하여 프레임내의 모든 신호를 부호화하는 장치(97,100)를 포함하는데 이에의해 각 프리임길이와 각 프레임내의 여러 단어의 상대적 위치를 제어하여 순차적으로 병렬트랙에 녹음된 신호처리를 제어하는 공통 타이밍신호를 발생하는데 이 신호에 의해 녹음대체위의 각 트랙에 녹음된 것을 확고한 위치에 놓아 각 트랙에서의 관련데이타를 회복시킨다.6. The recording encoder 22 includes apparatuses 97 and 100 for encoding all signals in the frame, including parity words for sequentially recording and restoring an additional signal in digital form and correcting the error. By controlling the length and relative position of several words in each frame, it generates a common timing signal that controls the signal processing recorded in parallel tracks sequentially, by placing the recording on each track on the recording substitute in a firm position. Restore related data on the track.

7. 녹음부호기(22)는 직렬디지탈신호를 병렬입력디지탈신호로 바꾸는 장치(52)와 병렬 입력디지탈신호를 받아들이는 RAM(56)이 프레임내의 데이타워드에 대해 패리티워드를 발생, 저장하는 장치로 앞의 프레임의 데이타워드에 대한 지연된 출력에 반응하는 장치(66 및 68), 데이타워드에 해당하는 메모리로부터 병렬 출력신호 저장장치(80 및 82), 패리티워드, 오차점검워드 및 동 기워드와 함께 저장된 데이타워드를 결합하여 직렬화한 디지탈 출력신호로 내보내는 장치(88), 적당한 녹음변환기에 구동하기 적당한 지면 변조코드신호를 주기위해 직렬화된 출력신호에 작동하는 최소 대역을 사용하게 하는 대역축소장치(97)로 구성된다.7. The recording encoder 22 is a device 52 for converting a serial digital signal into a parallel input digital signal and a RAM 56 for receiving a parallel input digital signal for generating and storing a parity word for a data word in a frame. With devices 66 and 68 responding to the delayed output of the dataword of the preceding frame, parallel output signal storage devices 80 and 82 from the memory corresponding to the dataword, with parity words, error checking words and the same word. A device for combining the stored data words into a serialized digital output signal (88), and a band reducing device for using the minimum band operating on the serialized output signal to give a suitable ground modulation code signal for driving to a suitable recorder (97). It is composed of

8. 오차교정기(34)는 주기적으로 저장되는 데이타워드와 프레임 오차신호에 대한 처리장치로부터 출력신호와 각 프레임의 데이타워드에 반응하는 기억장치 186, 데이타워드 랫치장치 220, 패리티 랫치장치182, 오차프레임 신호에 반응하여 교정된 데이타워드를 재생하기위해 패리티저장 랫치에 반응하는 익스크루시브 OR회로장치 224로 구성되는 프레임 교정장치, 감지된 잘못된 프레임의 전에 저장된 데이타워드 대신에 교정데이타워드를 메모리장치로 삽입하기 위해 익스크루시브 장치를 통해 결합된 고정데이타워드를 선택하는 스위치장치 180으로 구성된다.8. The error corrector 34 stores a memory device 186, a dataword latching device 220, a parity latching device 182, and an error in response to an output signal and a dataword of each frame from a processing device for a periodically stored dataword and a frame error signal. Frame corrector consisting of an Exclusive OR circuitry unit 224 responsive to a parity storage latch for reproducing a corrected dataword in response to a frame signal, storing the corrected dataword in place of the dataword stored before the detected wrong frame. It consists of a switch device 180 that selects a fixed data word coupled through an exclusive device for insertion into the device.

Claims

An apparatus 22 for protecting input digital signals such as a predetermined number of datawords and parity words, an error check codeword for a frame, and a sync word defining a frame position in a series of frames;

An apparatus 32 for processing a digital reproduction signal to determine the presence of an error signal in a frame and giving a frame error signal representing the error signal;

Digital data correction recorded on a suitable recording medium consisting of a device 32 for reconstructing the corrected data word in response to the frame error signal and inserting the corrected data word in place of the error signal of a suitable spatial position in the processed digital reproduction signal. As a system,

The apparatus 52, 56, 66, 68 generates a parity word of each frame from datawords in at least two predetermined spatial positions in a preselected frame and the electrical parity word is used to reconstruct the corrected dataword in a given frame. This frame is selected to constitute datawords arranged alternately from the datawords of a given frame at spatially different preselected time intervals, the time interval of which one of the recording media on which the digitized signal is recorded is recorded. An encoding device 22 having a sufficient time such that a signal between each frame is sufficiently separated so as not to lose a signal for a given frame and another predetermined frame;

Apparatus for reproducing an error check codeword for a received frame and comparing the reproduced error check codeword with a received error check codeword and giving a frame error signal indicating an error signal in the frame when the two error checkwords do not match. A reproduction signal processing apparatus 32 having a 101;

A device 186 for temporarily storing a playback signal corresponding to each frame until a signal including a parity word and a data word necessary for constructing a data word of a frame having an error is received, and a received parity word in a given frame; and A playback device 34 including devices 224 and 180 that act on the datawords to reconstruct the calibration datawords and to allow their insertion within a suitable spatial location; Digital Data Fixation System